Sigma Delta (ΣΔ) Frequency Synthesizer for DVB-SH

Tesis Doctoral

Jesús Rubén Pulido Medina

Dr. Francisco Javier del Pino SuárezDr. Sunil Lalchand KhemchandaniDr. Antonio Hernández Ballester

Las Palmas de Gran Canaria - 28 de Junio de 2013

Directores:

• Estructura de la Tesis

Introducción

Objetivos

Estándar DVB -SH

Bloque 1

Estándar DVB -SH

El Oscilador Controlado por Tensión (VCO)

Divisor Rápido y Divisor programable

Modulador Sigma Delta

Comparador Fase Frecuencia y Bomba de Carga

Bloque 2

Filtro de Bucle

Simulación del Sistema

ConclusionesBloque 3

Introducción

Objetivos

Estándar DVB -SH

Bloque 1

Estándar DVB -SH

Bloque 2

Filtro de Bucle

Objetivos

• Diseño de un sintetizador fraccional basado en un modulador Sigma Delta para el estándar DVB-SH.

• Dicho sintetizador poseerá una frecuencia de referencia de 40 MHz.

N + N∆

•La tecnología empleada será la suministrada por UMC 90nm.

Introducción

Objetivos

Estándar DVB -SH

Bloque 1

Estándar DVB -SH

Bloque 2

Filtro de Bucle

Estándar DVB-SH

S-Band

Receptor para DVB-SH

Sintetizador Sigma Delta para DVB-SH

Introducción

Objetivos

Estándar DVB -SH

Bloque 1

Estándar DVB -SH

Bloque 2

Filtro de Bucle

Especificaciones DVB-SH

Rango de frecuencias a

generar 2.17 a 2.2 GHz

Ruido de Fase

100 KHz -83 dBc/Hz

1 MHz -95 dBc/Hz

10 MHz -101 dBc/Hz

Arquitectura del VCO

BUFFER Vout+

BUFFER

TANQUE LC

Arquitectura del VCO

L/2 L/2

CVAR/2 CVAR/2

io1 io2

id1 id2

ifb -ifb

Diseño del circuito tanque

L/2 L/2

CVAR/2 CVAR/2

io1 io2

id1 id2

ifb -ifb

Diseño final del VCOVCC

L/2 L/2

CVAR/2 CVAR/2

M6M5M10

VOUT+ VOUT-

MTAILM7M8

VOUT+ VOUT-

Dimensionado de los componentes del VCO

M1 y M2 multiplicidad=20W=1 µm

L=200 nm

M3 y M4 multiplicidad=30W=8 µm

L=360 nm

Transistores

M5 y M6 multiplicidad=8W=530 nm

L=100 nm

M7 y M8 multiplicidad=8W=530 nm

L=100 nm

M9 multiplicidad=10W=600 nm

L=250 nm

M10 multiplicidad=14W=500 nm

L=100 nmL=100 nm

Tanque

CVAR 3.824 pF

CVAR/2 1.912 pF

L 2.3 nH con Q=14 a 2.2 GHz

L/2 1.15 nH con Q=14 a 2.2 GHz

C 1.364 pF

Layout del VCO

Zoom del layout del VCO

Simulaciones post-layout del VCO

100 101 102 103 104 105 106 107

M1 (1 .0 0 5M Hz,- 11 1 .5 dBc/H z)

Offset de 100 kHz -85 dBc/Hz

Offset de 1 MHz -111.5 dBc/Hz

Offset de 5 MHz -130 dBc/Hz

100 101 102 103 104 105 106 107

Relative Frequency(Hz)

Simulaciones post-layout del VCO

DVB-SH Band

M0(0.748V,2.2GHz)

M1(0.838V,2.17GHz)

0.25 0.5 0.75 1 1.25

Vtune(V)

M0(464.2ps)

382 384 386 388 390 time(ns)

Medida del VCO

FUENTE DE ALIMENTACIÓN

Medida del VCO

Frecuencia Fundamental

Vtune (V) P (dBm) P corregida (dBm) Frec (MHz)

0 -11,97 -10,87 1833

0,2 -11,92 -10,82 1829

0,4 -12,02 -10,92 1821

0,6 -11,87 -10,77 1803

0,8 -11,85 -10,75 17820,8 -11,85 -10,75 1782

1 -11,94 -10,84 1739

1,2 -11,89 -10,79 1725

Medida del VCO

0,0 0,2 0,4 0,6 0,8 1,0 1,2

Vtune (V)

Medida del VCO

Simulación Medida

Frecuencia de Oscilación 2,24-1,95 GHz 1,83-1,72 GHz

Potencia de salida -10,19 dBm -10,87 dBmPotencia de salida -10,19 dBm -10,87 dBm

Consumo de corriente 16.4 mA 16.8 mA

Consumo de potencia

(Vbias=1.2 V)19,68 mW 20,16 mW

Medida del VCO

DesviaciónVtune = 0 V

Frec = 1833 MHz

Vtune = 1 V

Frec = 1739 MHz

Ruido de fase

promedioDesviaciónFrec = 1833 MHz Frec = 1739 MHz

del VCO

Ruido de fase

100 KHz -88.6 dBc/Hz -84.62 dBc/Hz -86,61 dBc/Hz

1 MHz -114.34 dBc/Hz -110.05 dBc/Hz -112,19 dBc/Hz

5 MHz -129 dBc/Hz -122 dBc/Hz -125,5 dBc/Hz

Medida del VCO

DesviaciónRuido de fase promedio Ruido de fase simulado

Desviacióndel VCO del VCO

Ruido de fase

100 KHz -86,61 dBc/Hz -85 dBc/Hz

1 MHz -112,19 dBc/Hz -111.5 dBc/Hz

5 MHz -125,5 dBc/Hz -130 dBc/Hz5 MHz -125,5 dBc/Hz -130 dBc/Hz

Introducción

Objetivos

Estándar DVB -SH

Bloque 1

Estándar DVB -SH

Bloque 2

Filtro de Bucle

Divisor Rápido Convencional

RL RL RL RL

CLKCLK CLK

VBIAS IBIAS VBIASIBIAS

Single Bias Latch

RL RL RLRL

CLK CLK

VBIAS IBIAS

Vco + Divisor Rápido

Vco + Divisor Rápido (Zoom)

Simulaciones post-layout del VCO +Divisor

DVB-SH Band

1.075F

M0(0.748V,1.1GHz)

M1(0.838V,1.085GHz)

0.25 0.5 0.75 1 1.25

Vtune(V)

50.0 52.5 55.0 57.5 60.0 62.5 time(ns)

M0(950.1ps)

Simulaciones post-layout VCO + Divisor

100 101 102 103 104 105 106 107

M 1 (1. 05 M Hz,-1 1 7 .1 dB c/Hz)

Offset de 100 kHz -86 dBc/Hz

Medida del VCO + Divisor

Frecuencia Fundamental

Vtune (V) P (dBm) P corregida (dBm) Frec (MHz)

0 -9,84 -8,74 912

0,2 -9,72 -8,62 910

0,4 -9,68 -8,58 902

0,6 -9,71 -8,61 897

0,8 -9,65 -8,55 8840,8 -9,65 -8,55 884

1 -9,54 -8,44 865

1,2 -9,62 -8,52 858

Medida del VCO +Divisor

0,0 0,2 0,4 0,6 0,8 1,0 1,2850

Vtune (V)

Simulación Medida

Frecuencia de Oscilación 1120-975 MHz 912-858 MHz

Potencia de salida -8,32 dBm -8,74 dBm

Consumo de corriente 16,9 mA 17,1 mA

Consumo de potencia

(Vbias=1.2 V)20,28 mW 20,52 mW

Desviación

Ruido de fase

medido

Ruido de fase

simuladoDesviación

del VCO del VCO

Ruido de fase

100 KHz -75.91 dBc/Hz -86 dBc/Hz

1 MHz -102.04 dBc/Hz -117.1 dBc/Hz

5 MHz -121 dBc/Hz -136.2 dBc/Hz

Divisor Programable

Introducción

Objetivos

Estándar DVB -SH

Bloque 1

Estándar DVB -SH

Bloque 2

Filtro de Bucle

Modulador Sigma-Delta

u(n)x(n) y(n)

Retardo de la señal Filtro Paso Alto

Modulador Sigma-Delta

Modulador Sigma-Delta en Tiempo Discreto

)()()()()()(1

)()( zEzNTFzUzSTFzE

zHzY +=

FUNCIÓN DE TRANSFERENCIA

PARA LA SEÑAL

FUNCIÓN DE TRANSFERENCIA

PARA EL RUIDO

Modulador Sigma-Delta en Tiempo Continuo

Implementación del modulador con Implementación del modulador con circuitos en tiempo continuo:

• Circuitos LC

• Integradores gm-C

• Integradores basados en Amplificadores Operacionales

• Aumentar la frecuencia de muestreo

DISEÑO TOTALMENTE EN EL DOMINIO ANALÓGICO

DISEÑO BASADO EN LA RESPUESTA INVARIANTE AL IMPULSO

Modulador Sigma‐Delta en Tiempo Continuo

n p ar

n im p ar pr im e ra etapa re so n ado ra

n im par pr im e ra etapa in tegrad or a

c1 1/s

b2c2 1/s cn 1/s

dnd2a1

c 1/s 1/s

x1(t) x2(t) xn(t) y(t)

D/Av(t) v(t) v(t) v(t)

• CIFB (Integradores en cascada con realimentaciones) ( g )

• CIFF (Integradores en cascada con prealimentaciones)

• CRFB (Resonadores en cascada con realimentaciones)

• CRFF (Resonadores en cascada con prealimentaciones)57

Modulador basado

en filtro biquaden filtro biquad

Modulador basado en la respuesta invariante

al impulso

Modulador basado

en filtro biquaden filtro biquad

Diseño basado en metodología gm/ID

Modulador basado en la respuesta invariante

al impulso

Diseño del Amplificador Operacional (OTA)

Ganancia 24 dB

Ancho de banda a 3dB 20 MHz

Ganancia por ancho de banda 289 MHz

Margen de Fase 84,78º

Slew Rate 550 V/µs

Tensión de salida máxima 1,01 V

Tensión de salida mínima 0,004 V

Potencia disipada 73,8 µWPotencia disipada 73,8 µW

Transconductancia 6 µS

Diseño del Comparador

Diseño del Preamplificador

M3 M5 M6 M4

Amplio ancho de banda

para conseguir grandes

velocidades

Diseño del Latch-ComparatorVDD

M7 M3 M4 M6CLK CLK • Fase de Reset (CLk=0)

• M5 apagado

VIN+ VIN-M1 M2

• Fase de Set (CLk=1)

• M5 apagado

• M7, M3, M4 Y M6 reseteanlos nodos de salida a VDD.

• Una salida estará a VDD y la otra a 0 según la tensión del par diferencial de entrada

par diferencial de entrada

Unión de Preamplificador + Latch-Comparator

Simulación de los moduladores ΣΔ

INTEGRADORES FILTRO BIQUAD

SNR=18dB

Potencia disipada=1,84mW

SNR=21dB

Potencia disipada=636uW

Layout del modulador ΣΔ

SNR=18dB

Medida del modulador ΣΔ

Simulación Medida

SNR 18 dB 14 dB

Consumo de

potencia636 µW 728 µW

Problemas de estabilidad

INTEGRADORES LIMITADOS

Frecuencia

SNR=18.222663

Aparecen los mismos armónicos que en las simulaciones a nivel de circuitos

Escalado de los coeficientes

• El método seguido para calcular los coeficientes, fija todas las ganancias de los integradores a 1 y no tiene en cuenta el nivel de la señal de salida de cada integrador.

• Debe emplearse un método de escalado de estos coeficientes de forma que no se saturen los circuitos de • Debe emplearse un método de escalado de estos coeficientes de forma que no se saturen los circuitos de nuestro modulador y, además, preservar la NTF.

1. Poner el valor inicial para todos los factores de escalado a 1,

f1=f2=….fn=1.

2. Simular el modulador Sigma-Delta con los factores de escalado

fijados a 1.

3. El factor de escalado, fi, correspondiente a la simulación ith se calcula

siguiendo la siguiente expresión:

r)_integrado_imax(salidaf

4. Repetir los pasos 2 y 3 hasta que i sea igual al orden del modulador.

rador_del_integ_de_salida_excursióndeseada_i

r)_integrado_imax(salidaf

a1 a2 c1 c2

1 0.563 0.375 0.62

Los armónicos prácticamente han desaparecido

SNR=42 dB

Introducción

Objetivos

Estándar DVB -SH

Bloque 1

Estándar DVB -SH

Bloque 2

Filtro de Bucle

Comparador Fase Frecuencia

Estado D U

00 0 0

01 0 1

10 1 0

Bomba de Carga

UP DOWN Descripción

1 0IB inyecta corriente en CL

aumentando Vo

0 1IB extrae corriente CL r

educiendo Vo

0 0Ambos interruptores están

0 0apagados y Vo no varía

Zona Muerta

Solución a la zona muerta

Layout del PFD + Bomba de Carga

Introducción

Objetivos

Estándar DVB -SH

Bloque 1

Estándar DVB -SH

Bloque 2

Filtro de Bucle

Rango de

frecuencias2,17 a 2,2 GHz

Espaciado de1.7,5,6,7,8 MHz

canales1.7,5,6,7,8 MHz

Salto máximo de

frecuencias (fstep)30 MHz

Tiempo de

establecimiento (ts)500 µµµµseg

Precisión después

del tiempo de establecimiento

1000 Hz

Sensibilidad

del VCO (Kvco)333 MHz/V

del VCO (Kvco)

Corriente del bombeo

de carga (Icp)800 µµµµA

Filtro de Bucle

600 ΩΩΩΩ

200 ΩΩΩΩ

23.7 nF

237 nF

3.95 nF

Introducción

Objetivos

Estándar DVB -SH

Bloque 1

Estándar DVB -SH

Bloque 2

Filtro de Bucle

Simulación de la respuesta de bucle.

Simulación del ruido de fase.

Simulación de la respuesta transitoria.

Simulación de la respuesta de bucle

Valores del Filtro de Bucle

Optimizados

Clpf1 15.4 nF

Rlpf1 285 Ω

Clpf2 212 nF

Rlpf2 720 Ω

Clpf3 2.9 nFClpf3 2.9 nF

Simulación del ruido de fase

Contribución al ruido del Filtro de Bucle.

Contribución al ruido del Comparador de Fase y la Bomba de Carga.

Contribución al ruido del VCO.

Contribución de ruido del Divisor. Contribución de ruido del Divisor.

Contribución de ruido de la señal de referencia.

Contribución al ruido del Filtro de Bucle.

600 ΩΩΩΩ

200 ΩΩΩΩ

23.7 nF

237 nF

3.95 nF

Determinado por el valor de los componentes resistivos del filtro.

Contribución al ruido del Comparador de Fase y la Bomba de Carga.

PFD_INoise 1.775 fA/Hz

Id 800 µA

Contribución al ruido del VCO

100 101 102 103 104 105 106 107

M1 (1 .0 0 5M Hz,- 11 1 .5 dBc/H z)

Contribución al ruido del Divisor

Ruido Potencia (dBm) Frecuencia

Noise Floor -165 -

-10 db/dec -160 1 KHz

-20 dB/dec -1000 100 Hz

Contribución al ruido de la señal de referencia

Noise Floor -165 -

-10 db/dec -160 100 KHz

-10 db/dec -160 1 KHz

-20 dB/dec -1000 100 Hz

-10 db/dec -160 100 KHz

-20 dB/dec -150 1 KHz

-30 db/dec -140 10 Hz

-40 dB/dec -1000 1

Simulación del ruido de fase

Frecuencia Ruido de fase total Especificaciones DVB-SH

1 KHz -108 dBc/Hz -69 dBc/Hz

1 MHz -112 dBc/Hz -95 dBc/Hz

10 MHz -120 dBc/Hz -101 dBc/Hz

Simulación de la respuesta transistoria

Introducción

Objetivos

Estándar DVB -SH

Bloque 1

Estándar DVB -SH

Bloque 2

Filtro de Bucle

Conclusiones

• Desarrollo de un Sintetizador Fraccional basado en un modulador Sigma

Delta para redes inalámbricas según el estándar DVB-SH.

• Diseñado utilizando una tecnología CMOS suministrada por UMC 90 nm.

• Primer sintetizador que cumple con todos los requisitos de canalización

especificados por DVB-SH.

• Aportaciones a la comunidad científica internacional.

Contribuciones a Congresos y Revistas

• Jonás Pérez, Nestor Barrera, Roberto Díaz, Rubén Pulido, Javier del Pino,

Sunil L. Khemchandani, Antonio Hernández, “A SiGe Front-End for a

Portable DVB-H Receiver”, XXII Design of Circuits and Integrated SystemsPortable DVB-H Receiver”, XXII Design of Circuits and Integrated Systems

Conference, Sevilla 2007.

• J. Arias, R. Pulido, H. Garcia, S.L. Khemchandani, J. del Pino, A. Hernandez,

“A DVB-H RF-VGA Based On Current Conveyors”, XXIV Design of Circuits

and Integrated Systems Conference, Zaragoza 2009.

• R. Pulido. E. Ortega, D. Ramos, S. L. Khemchandani, J. del Pino, “A Low

Power LC-VCO and a Fast Divider for DVB-SH Applications”, XXVII

Conference on Design of Circuits and Integrated Systems, Avignon, Francia

Contribuciones a Congresos y Revistas

• G. Perez, S.L. Khemchandani, R. Diaz, R. Pulido, D. Ramos, J. del Pino, “A

Multiband LNA with Switched Loads and Wideband Input Impedance

Matching”, XXIV Design of Circuits and Integrated Systems Conference,Matching”, XXIV Design of Circuits and Integrated Systems Conference,

Zaragoza 2009.

• H. Garcia-Vazquez, S. L. Khemchandani, R. Pulido, A. Goñi-Iturri and J. del

Pino, “A Wideband Active Feedback LNA with a Modified 3D Inductor”

Microwave and Optical Technology Letters, vol. 52, pp. 1561-1567, 2010.

• R. Pulido Medina, E. Ortega García , S. L. Khemchandani, J. del Pino, “An

LC-VCO with Current Feedback and a Fast Divider for DVB-SH

Applications”, enviado a la revista Microwave and Optical Technology Letters

pendiente de aceptación.

Contribuciones a Revistas

• Resolución del problema matemático B-1055 propuesto por G. C. Greubel

(Newport News, VA) en la revista “The Fibonacci Quaterly”, sección

“Diaphontine Equation But Fibonacci Solutions”, Agosto 2010.“Diaphontine Equation But Fibonacci Solutions”, Agosto 2010.

• S. L. Khemchandani, D. Ramos, H. García, R. Pulido, and J. Pino, “A Low

Voltage Folded Cascode LNA for Ultra-Wideband Applications” Microwave

and Optical Technology Letters, Vol. 52, No. 11, Noviembre 2010.

• J. del Pino, Sunil L. Khemchandani, Roberto Díaz-Ortega, Rubén Pulido-• J. del Pino, Sunil L. Khemchandani, Roberto Díaz-Ortega, Rubén Pulido-

Medina and Hugo García-Vázquez, "On-Chip Inductors Optimization For

Ultra Wide Band Low Noise Amplifiers", Journal of Circuits, Systems and

Computers (World Scientific Publishing Company), vol. 20, no. 7, pp. 1231-

1242, 2011.

Contribuciones a Congresos

• R. Diaz, R. Pulido, A. Goñi Iturri, S. L. Khemchandani, B. Gonzalez and J. del

Pino, “A Fully Integrated Mixer in CMOS 0.35 µm Technology for 802.11a

WIFI Applications”, XIX Design Circuits and Integrated Systems Conference,WIFI Applications”, XIX Design Circuits and Integrated Systems Conference,

Burdeos, Francia 2004.

• S. L. Khemchandani, R. Pulido, A. G.Iturri, R. Diaz, A. Hernández, J. del Pino,

“A fully integrated low-noise amplifier in SiGe 0.35 µm technology for 802.11a

WIFI applications”, SPIE - The International Society for Optical

Engineering’s - Microtechnologies for the New Millennium Design, SevillaEngineering’s - Microtechnologies for the New Millennium Design, Sevilla

• H. García, R. Pulido, J. del Pino, S. L. Khemchandani, A. Goñi and A.

Hernandez, “A 3-10 GHz SiGe LNA for Ultrawideband Applications”, XXI

Design of Circuits and Integrated Systems Conference, Barcelona 2006.117

• J. d. P. Suárez, S. L. Khemchandani, H. G. Vázquez, R. P. Medina, A. G. Iturri,

A. H. Ballester, “3-10 GHz ultrawide band SiGe LNA with wideband LC

matching network”, SPIE - The International Society for Opticalmatching network”, SPIE - The International Society for Optical

Engineering’s - Microtechnologies for the New Millennium Design, Gran

Canaria 2007.

• Rubén Pulido, Hugo García, Javier del Pino, Sunil L. Khemchandani, Antonio

Hernández, “A Feedback Wideband LNA for UWB Applications”, XXII

Design of Circuits and Integrated Systems Conference, Sevilla 2007.Design of Circuits and Integrated Systems Conference, Sevilla 2007.

• H. García, R. Pulido, R. Díaz, S. Khemchandani, A. Goñí, J. del Pino, “A

Feedback Wideband LNA with a modified 3D inductor for UWB

Applications”, XXIII Design of Circuits and Integrated Systems Conference,

Grenoble, Francia 2008.118

• S. Rosino-Rincón, D. Ramos-Valido, H. García-Vázquez, R. Pulido-Medina,

Sunil L. Khemchandani and J. del Pino, "A CMOS Low Voltage Folded

Cascode LNA for Wideband Applications", XXVII Design of Circuits and

Integrated Systems Conference, Avignon, Francia 2012.

Líneas futuras

• Encapsulado del sistema completo, uniendo todos los bloques diseñados.

• Placa de medida a la que se le pueda acoplar el filtro de bucle externo.• Placa de medida a la que se le pueda acoplar el filtro de bucle externo.

• Integración del sintetizador en un cabezal de recepción completo para

DVB-SH.

• Unión con el sistema de procesado digital en banda base.

• Diseño del transmisor del módulo de radiofrecuencia.

• Implementación del amplificador de potencia y su influencia en el resto

de la parte de RF.120

Tesis Doctoral

Sigma Delta (ΣΔ) Frequency Synthesizer for DVB-SH

Jesús Rubén Pulido Medina

Dr. Francisco Javier del Pino SuárezDr. Sunil Lalchand KhemchandaniDr. Antonio Hernández Ballester

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Directores:

Sigma Delta (ΣΔ) Frequency Synthesizer for DVB-SH

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