Електрониката в съвременния ядренофизичен експеримент

1

В. Ангелов, 8-ма Балканска школа по ядрена физика, Учителски квалификационен курс, Благоевград, юли 2012

Електрониката в съвременния ядренофизичен експеримент

Венелин Ангелов

Физически Институт

Университет Хайделберг[email protected]

Посвещавам на моите учители К. Крачанов (физика) иР. Денева (математика) в МГ “Проф. д-р Д. Табаков” - Сливен

2


План

• Измерване на физически величини

• Преглед на ALICE – TRD– MCM (мултичип модул)– ORI (оптичен модул за данни)

• Технологии– ASIC– FPGA

• Работа със студентите

3


Блокова схема на едно измерване

А

Ц

Цифр.обраб.

Анал.

Усилване, формиране на импулси, филтриране

Преобразуване в набор от дискретни стойности

Цифрова обработка

Дет.

Преобразуване на физическата величина в електрически сигнал

Въздей-ствие

Запомняне, графично представяне

4


Блокова схема на едно измерване – аналогова обработка на сигнала

А

Ц


Анал.Дет.Въздей-ствие


Температура-50 .. +100 0C

Датчик

+

Усилвател

Филтър

Pt100

T

t

TД

У

5


Блокова схема на едно измерване – аналогово-цифрово

преобразуване

А

Ц




T

t

стъпка на дискретизация

период на дискретизация

Брой на стъпкитенапр. 256, 1024, 4096...

N2

напр. 1s, 1ms, 1µs, 100ns, 10ns…

6


Блокова схема на едно измерване – цифрова обработка

А

Ц




• Корекции за нелинейност и др. • Усредняване, филтриране:

• Пресмятане на макс. мин. стойност• Запомняне, например в компютърна памет

4

2 11 nnn-

n

xxxynnn x

my

m

my

111

1nyny1ny2ny3ny4ny 2ny 3ny 4ny

nynx

7


Източници на грешки

А

Ц


Анал.

Шум,Смущения,Нелинейности,Температура,Захр. напреж.

Грешка от дискретизация, Нелинейности

Грешки от закръгляне

Дет.

Преобразуване на физическата величина в електрически сигнал

Въ

здей

стви

е

Къде, какво и как да направим, така че с най-малко средства да получим най-добрият резултат?

8


Защо цифрова обработка?• Аналоговата обработка е неизбежна, но тя е по-трудно

контролируема• Тенденцията е колкото се може по-рано да преминем от

аналогово в цифрово представяне на сигнала• Предвид усложняването на цифровата обработка и ред други

ограничения (място, захр. мощност...) налага се използване на съвременни технологии

ASIC

FPGA

CPU

7400

9


A Large Ion Collider Experiment• Сблъсък на Pb-Pb при

1.1 PeV

• Създаване на кварк-глюонна (Quark Gluon) плазма

• На схемата са означени три от поддетекторите в ALICE, които имат основен принос в проследяването на частиците след тяхното раждане при сблъсъка

• По-нататък ще се спрем само на електрониката в TRD

Inner Tracking System (ITS) Time Projection Chamber (TPC)Transition Radiation Detector (TRD)

тежки йони!

10


TR-детектор

z

r

B=0.4

T

18 супермодула

5 пръст

ена

TRD структурастек

6 сл

оя8 MCM 144 канала

модул

max

. 16

реда

MCM

18 канала

1.2 милиона канала1.4 милиона АЦПпикова скорост на данни: 16 TB/s~65000 MCMвреме за пресмятане 6 µs

MCM извършва усилване, дигитализиране (10bit 10MHz),линейна регресия, изчитане

PASA

TRAP

1080 оптични връзки @2.5Gbps

ORI

ORI

11


TRD определяне на позицията

C

L

Ry y+1y-1

amp

posЦТ

TR фотон

TR = transition radiation = = преходно излъчване

12


Начин на работа

• Моделиране на детектора и сигналите от него• Алгоритми за обработка на сигналите

– при идеални условия– при реални условия – с шум, крайна точност на

преобразуването в АЦП и пресмятанията

• Реализация – ограничения като– място, консумирана мощност/охлаждане– надеждност, радиационен фон, магнитно поле– достъпни технологии– цена– призводство и тест– материална база– квалифицирани хора

време!

за обработка на информацията от детектора

за разработката


Поток на данни

ЗЧПУ АЦПTracklet

Предпроцесор

TPPGTU

TrackletПроцесор

TP

Мрежовинтерфейс

NI

L1 къмCTP

към HLT& DAQ

детектор6 слоя

1.2 милионааналогови канала

зарядо-чувствителен

предусил-вател

10 бит АЦП10 MHz

21 канала

цифрови филтрипредв. обраб. на

даннибуфер на

събитието

дърво за изчитане на

данни

линейна регресия,

подготовка на данни за

изпращане

сглобяване на отделните следи,

пращане на данните към

HLT

TRD

MCM - Мулти Чип Модул

буфер на събитиетозапомняне на АЦП данни до L1A

първите 2 µs (дрейф)33 MB

16 TB/s1

след 3.5 µsвреме:обем данни:пик. скорост:намаляване:

след 4.1 µsmax. 80 KB260 GB/s

~ 400

след 6 µs4 байта

--

14


PASA - Предусилвател и формировател

PASA - Preamplifier and Shaping Amplifier

FWHM (shaping time): 120 ns ENC: 850 electrons at 25 pF Gain: 12.5 mV/fC Integral Nonlinearity: 0.3% Power: 12 mW / channel Process: 0.35µm AMS Area: 21.3 mm²

Зарядо-чувстви-

телен усилвател

P/Zкомпенсация

формировател 1Входx18

формировател 2

диф. изходкъм АЦП

0

0.5

1

1.5

2

2.5

3

3.5

4

4.5

5

0 0.5 1 1.5 2

време, µs

ампл

итуд

а


Multi Chip Module

Цифрови филтри, предварителна обработка

4 процесора, памети и периферия

Мрежов интерфейс

Зарядочувств. предусилвател-формировател

Управление Външен тригер

Сериенинтерфейс

Мрежа

вх/изх

АЦП (Kaiserslautern)

сер. интерфе

йс

4 cm


АЦП – принцип на работа

Процес на преобразуване

x2

x2

1 0 1

праг

000

111

резултат от сравненията

Разработен в Uni-Kaiserslautern,R.Tielert, D.Muthers

000

100

111

010

1 10

време

реализация

12.5 mW, 0.11 mm2


Hit Selection

Hit Detection

FittingUnit

Fit Register File

FittingUnit

FittingUnit

FittingUnit

IMEMDMEM

GRF

FIFOFIFOFIFOFIFO

NI

CPU

IMEM

CPU

IMEM

CPU

IMEM

CFG

SCSN

GSM

StandbyArmedAcquireProcess

Send

TRAP

EventBuffer

Filter

21 АЦП

Корекц. нелинейност

Корекц. подложка

Корекц. усилване

Отрязв. на опашка

Цифр. филтри

CPU

DMEM

PRFGRF

CONST

FRF

IMEM

DecoderPC

ALU

Flags

Bus(NI)Pipe 1 Pipe 2

CPU

TRAP блоксхема10 bit 10 MHz,

12.5 mW

64 отчета

4x RISC CPU @ 120 MHz8 bit 120 MHz DDR

24 Mb/s серийна мрежаMemory:4 x 4k за инстр.

1k x 32 с 4 порта за данни

4 x 8 bit 120 MHzDDR входове

18


Цифрова схеми и технологии

• Как да осъществим блоковата схема?– като специален чип (ASIC – application specific

integrated circuit)– използвайки налични чипове от големите

производители– използвайки програмируеми цифрови чипове –

FPGA, CPLD

• Оптималното решение зависи от големината на проекта, за малки серии 2-3, за големи 1

• Продължаваме с кратко въведение...

19


Основни логически елементи

• Най-често срещаните означения са показани по-долу

AND

OR

OR

NOT

AY=/A

NOR

A

B

Y=/(A+B)

A B Y0 0 00 1 11 0 11 1 0

AY

B

A B Y0 0 00 1 01 0 01 1 1

A B Y0 0 00 1 11 0 11 1 1

B

A

B

A A

B

B

A

B

AY

Y

Y

Y

Y=/(A*B)

AND

XOR

NAND

20


CMOS• Комплементарни транзистори

VDD

YAPMOS

VDD

G

G

VDD

S

PMOS

Y

S

YNMOS

NMOS

DA

VSS

DA=1

VSS

A=0 Y

VSS

B=0

A=0

VDD

A

B=0

VSS

Y

YB

Y

VSS

VSS

B

VDD

Y

VDD

A

VDD

VSS

Y

A=1

B=1

A=1

21


Какви логически елементи са ни необходими?

• Така както една къща може да се построи с много на брой еднакви тухли, една логическа схема може теоретично да се построи само с много на брой еднакви ИЛИ-НЕ или И-НЕ елементи

• На практика с цел намаляване на размера на схемата и повишаване бързодействието й, е желателно да има богат набор от логически функции на различен брой аргументи (сигнали)

VCC

22


Представяне като сума от продукти

• Таблица на истинност

Y = !A.!B.!C + !A.B.C + A.!B.C + A.B.!C + A.B.C

Y = ! ( !A.!B.C + !A.B.!C + A.!B.!C )

A B C Y0 0 0 10 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1

• Ако функцията е по-често 1, изгодно е да пресметнем нейното отрицание:

A

C

CB

A

B

CB

Y

A

23


Изводи – PAL/CPLD/HDL

• Добър ход, като че ли универсален начин за получаване на всякакви логически функции – SPLD (PAL) и CPLD

• Рисуването на схема като средство за разработка е досадно и несигурно!

• Писането на уравнения изглежда по-лесно и надеждно → езици за описание и програмиране (HDL - hardware description language)

24


SPLD – прости прогр. лог. устр.

Програмируеми връзки

• Всеки AND елемент има достатъчно входове да бъде свързан с всеки вх. сигнал или неговото отрицание• Групи от няколко (типично 8) AND са твърдо свързани с OR, които са изведени на изходи (PAL)

I2 I1

Q3

I0

Q2 Q1

I3

Q0

25


Изводи – ASICДруга една възможност - да разполагаме с голямо разнообразие от логически функции. Тук са показани само малка част от вариациите на тема AND-OR-NOT

Всичко около 130 вида

AO32

AO22

AO31

AO211AOI211

AO31M10

AO22M10

AO22M20AOI22M10

AO21M10

AO21M20

26


Изводи – LUT/FPGA

• Друга възможна архитектура за функции на много сигнали е просто таблицата да се разглежда като памет, напр. ROM

• При увеличаване броя на входовете N, размерът на паметта опасно нараства като 2N!

• Ако имаме на разположение пре-програмируеми малки блокове памет (LUT - Look Up Table), лесно можем да си сглобим каквато функция ни потрябва– FPGA е съставена от много на брой LUT+още нещо

• За по-голям брой входове трябва да се измисли нещо по-подходящо

LUT

abc

F(a, b, c)0 0 0 : 10 0 1 : 00 1 0 : 00 1 1 : 1…

27


FPGA – обща структура

Лог. блок (LE, LC, Slice)

Вх/изх блокове към крачетата

- съдържат look up table (LUT) с 4 до 6 входа и FF. В някои FPGA няколко лог. блока са обединени локално

Канали за опроводяване

- с общо предназначение- за глобални сигнали, като напр. такт, нач. нулиране

2

3

5

1

D

CLK

Q

CL

2

3

5

1

D

CLK

Q

CL

2

3

5

1

D

CLK

Q

CL

2

3

5

1

D

CLK

Q

CL

2

3

5

1

D

CLK

Q

CL

2

3

5

1

D

CLK

Q

CL

2

3

5

1

D

CLK

Q

CL

2

3

5

1

D

CLK

Q

CL

2

3

5

1

D

CLK

Q

CL

2

3

5

1

D

CLK

Q

CL

2

3

5

1

D

CLK

Q

CL

2

3

5

1

D

CLK

Q

CL

2

3

5

1

D

CLK

Q

CL

2

3

5

1

D

CLK

Q

CL

2

3

5

1

D

CLK

Q

CL

2

3

5

1

D

CLK

Q

CL

28


Структурен подход: top-down

U1

U2

A

B

C

Y1

Y2

A

B

A

B

Y

Y

my_top• Разделяме на части, с по възможност минимален брой връзки между тях• Дефинираме ясно функциите на всеки блок и интерфейсът между тях• Разработваме отделните части, като проверяваме дали отговарят на зададените функции• Сглобяваме най-горното ниво в йерархията, ако някой подблок не е готов, временно го заменяме с нещо по-просто

Итеративен процес!

29


Hardware : software?

U1

μC, RISC

A

B

C

Y1

Y2

A

B

I/O

I/O

Y

I/O

my_top

• Разделяме на части hardware : software, според изискваното бързодействие, гъвкавост и други условия• избор на процесорно ядро• архитектура на hardware частта

again: inc r5load r2, [r5]

and r2, 0xAB bra cc_zero, again

store [r3], r6 ...

HWSW


Hit Selection

Hit Detection

FittingUnit

Fit Register File

FittingUnit

FittingUnit

FittingUnit

IMEMDMEM

GRF

FIFOFIFOFIFOFIFO

NI

CPU

IMEM

CPU

IMEM

CPU

IMEM

CFG

SCSN

GSM

StandbyArmedAcquireProcess

Send

TRAP

EventBuffer

Filter

21 АЦП

Корекц. нелинейност

Корекц. подложка

Корекц. усилване

Отрязв. на опашка

Цифр. филтри

CPU

DMEM

PRFGRF

CONST

FRF

IMEM

DecoderPC

ALU

Flags

Bus(NI)Pipe 1 Pipe 2

CPU

TRAP блоксхема10 bit 10 MHz,

12.5 mW

64 отчета

4x RISC CPU @ 120 MHz8 bit 120 MHz DDR

24 Mb/s серийна мрежаMemory:4 x 4k за инстр.

1k x 32 с 4 порта за данни

4 x 8 bit 120 MHzDDR входове


MIMD Процесор

CPU Harvard архитектура две конвейрни стъпала 32 бита за данни рег-рег операции бързо АЛУ

32x32 умножение 64/32 деление

прекъсвания механизъм за синхронизация

MIMD процесор 4 CPUs обща памет и регистри обща шина за данни индивидуална прогр.памет

decoder

pip

elin

ere

gis

ter

PC

ALU

select operands

CON FIT

write backinterrupt

I/O busarbiter

PRF

clks rst

powercontrol

външнипрекъс-вания

CPU0

local I/O busses

global I/O bus

IMEM DMEM GRF

Предпроцесор, 4 групи


CPU 3 CPU 2

CPU 0 CPU 1

QuadPort

Memory

IMEM 0 IMEM 1

DataBuffer

IMEM 3 IMEM 2

FiFo

GRF

8 канала 13

кан

ала

21 цифровифилтри

21 A

DC

Ch

ann

els

network IF

TRAP Чип – ASIC 0.18µm

5x7mm

буфер на събитието

33


Оптичен интерфейсен модул (ORI)

LV

DS

-TT

L

CPLDSERDES2.5GBits/s

Лазерен диод850 nm

DDR SDRРесинхронизация, статус, броячи

125MHz

Laser Driver

Conf. Mem.120MHz

8 битDDR

+24 ns

VCSEL

+24 ns +300 ns

HC

M (

TR

AP

)

закъснение

16

I2C

TLK2501


Супермодул I в Heidelberg, 2006


Инсталиране на първия супермодул в ЦЕРН

36


Въпросът с хората...

• ... се решава като се ангажират способни студенти, дипломанти и докторанти

• Курс по техническа информатика за всички студенти (Uni-Heidelberg)– разработването на RISC процесор под

формата на упражнение– ... и много други интересни задачи

37


ROM Control

Pro

gCou

ntS

tatu

s

ALU

Reg

iste

rfile

MU

X

Qb

Qc

RA

M

Dq

Pq

Dq

Pq

Rb,Rc

RA

MP

rogC

ount

Sta

tus

Reg

iste

rfile

WAddr=Qb

WData=Qc

CLK

RAddr=Qb

C

WE

WEWA

Sweet-16 блокова схема• 16 битов RISC процесор• 1 такт/инструкция• лесен за самостоятелно разработване от страна на студентите• компактен и преносим, досега използван в FPGA и ASIC

38


Sweet-16 Симулаторедин от няколкото разработени от студенти

39


Sweet-16 статистика

0

20

40

60

80

100

120

140

160

WS20

00/20

01

WS20

01/20

02

SS2002

SS2003

SS2004

SS2005

SS2006

SS2007

SS2008

Nu

mb

er o

f st

ud

ents

90-100%

60-90%

30-60%

Брой студенти получили съответния процент точки за разработването на RISC процесора Sweet-16

40


Заключение

• Съвременната ядрена електроника е немислима – без модерни градивни елементи и технологии– без млади мотивирани хора, настроени да работят

в зоната на преплитане на електрониката, информатиката, физиката, както и умения и сръчности от типа “направи си сам”

Това са наклонности, които се развиват още от ученическите години!

• Не са за подценяване и класическите идеи, които сега намират нови реализации с наличните технологии

41


Благодаря за вниманието!

Documents

Електрониката в съвременния ядренофизичен експеримент