工學碩士學位請求論文

버니어 지연 단 VCO를 이용한 다중위상 PLL

(Design of a Multiphase PLL using a Vernier Delay

VCO )

2005年 8月

仁荷大學校 大學院

電子工學科

成 載 圭

工學碩士學位請求論文

버니어 지연단 VCO를 이용한 다중위상 PLL

(Design of a Multiphase PLL using a Vernier Delay

VCO )

2005年 8月

指 敎授 姜 晉 球

이 論文을 碩士學位 論文으로 認定함

仁荷大學校 大學院

電子工學科

成 載 圭

이 論文을 成 載 圭 의 碩士學位 論文으로

認定함.

2005年 8月

主審

副審

委員

- i -

요 약

본 논문에서는 DSP나 CDR에 사용 할 수 있는 높은 해상도를 가진 다

중위상 PLL을 제안한다. 기존의 링 구조를 가진 VCO는 지연 셀의 지

연 시간에만 의존하는 다중위상이 나올 수밖에 없다. 이 논문에서는 기

존의 4단 구성 PLL 구조를 이용하고 DLL에서 주로 쓰이는 vernier 구

조를 이용하여 미세한 다중 위상들을 만드는 새로운 기술을 제안한다.

제안하는 구조는 VCO의 지연 셀의 게이트 지연보다 더 미세한 시간 해

상도를 갖게 하는 것이다. 지연 셀은 완전 차동 VCO를 사용하며 4단

구성의 PLL을 매인루프로 사용하고 서브루프로 16개의 위상이 나오도

록 버니어 지연 라인을 사용한다. 또한 서브루프의 지연 셀은 매인 셀

과 다른 제어전압을 넣어 주어 더욱 미세한 위상을 얻을 수 있도록 만든

다.

본문에서 제안한 다중위상 PLL은 공정 파라미터는 TSMC 0.18um 의

공정 하에서 설계를 하고 HSPICE 시뮬레이션 툴을 이용해 모의실험 및

검증을 할 것이다. 모의실험 결과 1.8V 전원 공급에 1GHz의 입력 클록

을 넣었을 때 62.5p 위상 차이를 갖는 다중 위상을 만들며 오차는 10p

미만으로 나오게 설계한다.

- ii -

Abstract

This paper presents a multiphase PLL with high phase resolution

which is designed for a DSP or a CDR. A multi phase PLL was

an inevitable consequence because the LC ring structure VCO

depends on only the delay time of the delay cell.

Therefore, this paper proposes a new method of making high

resolution multi clocks using verner structure which employes a

4- stage PLL structure and are usually utilized in the DLL.

This way can realize higher time resolution than that of the gate

delay occurring through delay cells.

Fully differential VCO was used for delay cells , 4 stage PLL for

the main loop and a vernier delay line for generating 16 phases

as a sub loop.

In addition, varies control voltage of the delay cell of the sub

loop makes it possible to achieve much higher phase resolution.

the proposed multi phase PLL was designed in TSMC's 0.18 um

technology and the operation was simulated and verified using

HSPICE. the simulation results showed that when 1.8v power

supply and iG input clock were let in, multi phase was generated

- iii -

that has 62.5p phase difference. it was targeted for the circuit to

have error less than 10 %.

- iv -

차 례

요 약 ························································································································ i

Abstract ················································································································· ii

차 례 ······················································································································ iii

그 림 차 례 ········································································································· vii

제 1 장 서 론 ····································································································· 1

제 2 장 배경 이론 ····························································································· 3

2.1 다중위상 PLL ··············································································· 4

2.2 PLL의 기본원리 ··········································································· 7

2.3 전압제어 발진기 ··········································································· 6

2.3.1 VCO의 노이즈에 의한 출력위상 ····································· 6

2.3.2 링 발진기 VCO ··································································· 10

2.3.3 차동 링 발진기 VCO ······················································· 12

2.4 버니어 지연 체인 ······································································· 14

제 3 장 제안하는 회로의 설계 ···································································· 16

3.1 제안한 다중위상 PLL ······························································· 16

3.1.1 전체블록 ············································································· 16

3.1.2 제안한 다중위상 VCO ··············································· 18

- v -

3.2 하부 시스템 ············································································· 22

3.2.1 다중 위상 클록 생성 블록 ····································· 22

(가) 위상 주파수 검출기 ················································ 23

(나) 전류 펌핑 ································································ 26

(다) 지연 셀 ·································································· 27

(라) 고정 바이어스 회로 ················································ 30

(마) 리플리카 바이어스 ················································ 30

(바) 풀 스윙 발생기 ························································ 31

제 4 장 모의실험 및 고찰

4.1 전체 Test 및 설계환경 및 검증 ·········································· 34

4.1.1 회로도 구성 ································································· 34

4.1.2 설계환경 및 검증 ····················································· 35

4.2 모의실험 및 고찰 ··································································· 35

4.2.1 4단 구성 VCO 출력 ···················································· 35

4.2.2 다중위상 VCO 출력 ····················································· 36

4.2.3 주파수 위상 검출기 출력 ··········································· 36

4.2.4 PLL 락킹 파형 ······························································ 36

4.2.1 칩 제작 후 다중위상 파형 측정 ································· 34

제 5 장 레이아웃 ···························································································· 45

- vi -

제 6 장 결론 ······················································································ 47

- vii -

그림 차례

그림 2.1 다중위상 PLL의 블록도 3

그림 2.2 기본 구성 PLL의 블록도 5

그림 2.3 Lock 된 PLL에서 VCO 위상 노이즈가 인가된 소신호 모델 6

그림 2.4 다중 출력 링 발진기 10

그림 2.5 완전 차동(Fully differential) VCO 13

그림 2.6 완전 차동 VCO 출력 파형 14

그림 2.7 버니어 지연 체인 블록도 8

그림 3.1 다중위상 PLL 전체 블록도 17

그림 3.2 제안 하는 다중위상 VCO 19

그림 3.3 제안한 다중위상 VCO의 출력 파형 20

그림 3.4 Sub PLL의 입력 위상 비교 21

그림 3.5 PLL 블록도 23

그림 3.6 PFD의 블록도 24

그림 3.7 PFD의 회로도 25

그림 3.8 전류 펌핑 (Charge Pump) 26

그림 3.9 차동 지연 셀 28

그림 3.10 고정 바이어스 회로 30

그림 3.11 리플리카 바이어스 회로 31

그림 3.12 풀 스윙 발생기 32

그림 4.1 Main VCO의 출력 파형 37

- viii -

그림 4.2 다중위상 VCO 출력 파형 38

그림 4.3 주파수 위상 검출기 출력 파형 39

그림 4.4 Main PLl과 Sub PLL의 락킹 파형 40

그림 4.5 칩 측정한 다중 위상 출력 파형 41

그림 5.1 전체 레이아웃 42

- 1 -

제 1 장 서 론

최근 통신 시스템은 기가 비트급 광 통신용 송수기나 이더넷 시스템을

사용하고 있으며 이것은 고속의 동작 속도가 요구 될 뿐만 아니라 대용

량의 데이터를 처리, 저장 전송 할 수 있는 성능이 요구된다. 하지만 수

신부분의 데이처 처리 부분에서 고속으로 수신된 디지털화된 결과가 위

상으로 변환할 때, 클록 위상과 복원된 위상 사이의 차이로 인한 에러가

발생할 수 있다. 이는 디지털 값을 위상으로 변환할 때 이산 간격 위상

을 만들어 내기 때문이다.

따라서 이산 위상으로 인한 위상 오차를 줄이는 방법으로 고 위상 해상

도를 갖는 PLL이 자주 사용된다. 그 중에서 다중위상 PLL을 사용하며

VCO와 함께 구현된다. 이는 VCO의 각 단으로부터 클록을 추출함으로

써 이루어진다. 디지털 시스템의 설계에 있어서 정밀한 위상 지연 시간

을 갖는 것이 중요하기 때문에 다양한 구조의 VCO가 제안되고 있다. 그

중 정확한 위상 지연을 발생시키는 일반적인 방법은 지연 체인의 각 지

연 셀의 출력을 태핑하는 방법이다.[1] 이 방법은 구현하기는 간단하나,

지연의 정밀도가 지연 셀의 지연 시간에 의해 제한된다. 이 방법에 의해

지연 정밀도를 높이기 위해서는 보다 빠르고 값비싼 공정기술에 의존 할

수밖에 없는 단점이 있다. 그래서 이 논문에서 제안하는 구조는 커플 된

링 오실레이터 구조를 이용하여 지연 셀의 지연 값보다 작은 타이밍을

발생 시키는 것이다. 다른 지연 값을 갖는 두 개 이상의 지연체인을 이

- 2 -

용하여 상대적인 지연차를 활용하는 방법이다.[2] 본 논문에서는 위상

정밀도를 높이가 위한 주 지연(main delay)과 부 지연을 가진 새로운

구조의 VCO를 이용하여 세밀한 지연 값을 갖도록 하며 주파수 범위에

서 정밀한 위상차를 가지고 여러 개의 위상의 신호를 발생하는 다중위상

(Multiphase) PLL을 제안한다.

논문의 구성은 제 2장 다중위상 PLL의 개요에서는 다중위상 PLL대해

설명하고 그 종류와 PLL의 기본원리, VCO의 노이즈에 의한 출력위상

마지막으로 링 구조를 갖는 VCO에 대해 알아본다. 제 3장에서는 본 논

문에서 제안한 다중위상 PLL의 설계 방법 및 구조와 각각의 구성 블록

의 설계 및 설계된 회로, 제안한 VCO의 알고리즘 및 설계에 대해 논한

다. 제 4장에서는 복원회로에 대한 Hspice 시물레이션 결과를 통한 회

로 성능에 관하여 고찰하고 제 5장은 레이아웃 결과를 제 6장은 본 논

문에 대한 결론을 서술한다.

- 3 -

제 2 장 다중위상 PLL의 개요

이 장에서는 PLL의 기본원리와 PLL이 바탕이 된 다중위상 PLL에 대

해 설명을 하고 VCO와 노이즈에 대해 알아보고 이 논문에서 제안한 다

중위상 PLL에 사용된 버니어 지연라인에 대해 설명을 할 것이다.

2.1 PLL의 기본원리

Phase-Locked Loop(PLL)은 위상에 대한 부궤환 피드백 루프를 사용

하여 입력 신호와 출력 신호의 위상 차이를 줄이거나 0이 되게 하는 비

선형 아날로그 소자이다. 그림 2.1을 보면 위상 검출기는 입력된 두 신

호의 차이를 루프 필터로 보내고 그 출력은 VCO를 제어하여 피드백 된

출력과 입력 신호의 주파수를 같게 해준다.

그림 2.1 PLL의 기본 구성도

Fig 2.1 Basic block diagram of PLL

위상 검출기(Phase Detector)

루프 필터(Loop Filter)

전압 제어 발진기(Voltage

Controlled Oscillator)

입력 신호

출력 신호

- 4 -

위와 같은 피드백 과정을 여러 번 거쳐 맞추어 지는데 우리는 이 현상을

PLL이 락(Lock)되었다고 한다.

PLL은 위상 검출기, 전압 제어 발진기와 루프 필터로 구성된다. 루프 필

터는 보통 로우 패스 필터나 적분기를 사용한다. 위상 검출기로는 아날

로그 곱셈기 등의 아날로그 회로나 exclusive-OR 게이트, 플립플롭 등

의 아날로그 PLL 또는 LPLL이라고 부르고, 위상 검출기로 디지털 회로

를 사용하는 PLL을 디지털 PLL이라고 부른다.

2.2 다중위상 PLL

다중 위상 PLL은 기본 PLL 구조에 바탕을 두고 있으며 다른 점은 전압

제어 발진기단에서 출력을 다중으로 만들어 내는 것이다. 다중 위상이기

때문에 주파수는 같고 지연 값에 따라 시간의 차이가 있다. 다중 위상의

개수는 지연 셀의 개수로 정해진다. 지연 셀의 지연 값은 루프필터를 통

과한 전압에 의해 결정되어 일정한 지연을 만들어 각 셀의 출력에서 일

정한 다중 위상을 생성한다.

그림 2.2은 다중 위상 PLL의 블록도를 나타낸다.

- 5 -

그림 2.2 다중위상 PLL의 기본 구성도

Fig 2.2 Basic block diagram of Multiphase PLL

다중위상 PLL은 일반적으로 디지털 신호 처리에 이용이 되는데 수신단

의 수행능력 즉 디지털 시간 복구의 필요성이 더욱 높아진 최신 시스템

에서 클록 데이터 복원 회로(CDR: Clock Data Recovery)의 입력으로

사용된다. 클록 데이터 복원 회로는 정밀도가 높은 다중 클록이 입력되

었을 때 복원률이 높아지기 때문에 고 해상도의 다중위상 PLL이 사용된

다.

그러나 다중위상 VCO의 각각의 위상 해상도를 향상시키기 위해 증가된

경우 PLL의 동작 속도는 제한될 수 있다는 단점이 있다.

- 6 -

2.3 전압 제어 발진기의 종류

전압 제어 발진기란 입력전압 변화에 대해 대체로 선형적으로 변하는 출

력 주파수를 발생시키는 소자로, 크게 사이파를 출력시키는 발진기와 구

형파를 출력시키는 발진기로 구분된다. 사인파를 출력시키는 발진기는

피드백 루프 내에 주파수에 대해 선택적으로 동작하는 RC, LC 혹은

crystal 등의 소자를 사용하고 구형파를 출력시키는 발진기로는 링

(Ring) 발진기와 relaxation 발진기가 있다.

이 절에서는 링 발진기와 이것을 이용한 차동 링 발진기 ,버니어 지연

체인을 이용한 발진기에 대해 설명한다.

2.3.1 링 발진기

링 발진기는 그림 2.3에 보인 대로 홀수 개 (3개 또는 그 이상)의 반전

(inverter) 증폭기를 루프 형태로 연결한 회로이다. 반전 증폭기 중에서

가장 간단한 회로는 CMOS 인버터이다.[1]

- 7 -

그림 2.3 단일 출력 링 발진기

Fig 2.3 Single output Ring oscillator

그림2.3에 보인 링 발진기 회로에서 각 반전 증폭기 부하 커패시터 Cp

로 인해 입력 신호와 출력 신호 사이에 위상차가 발생한다. 이 위상차는

신호 주파수에 따라 달라지게 되는 데, 루프를 한 바퀴 돌았을 때의 위

상차가 180 가〫 되는 주파수에서 링 발진기는 발진하게 된다. 또 발진이

이루어지려면 발진 주파수에서의 루프이득(loop gain) 크기가 1 또는 그

이상의 값을 가져야 한다.

위상차는 아날로그 회로 해석에서 사용되는 용어인데 이는 디지털 회로

해석의 게이트 지연시간에 비례하는 양이다. 그림 2.3에서 보인 링 발진

기에서 한 개의 반전(inverter) 증폭기의 지연시간을 tD라고 하고, 링 발

진기에 사용된 반전 증폭기의 개수를 N(N은 홀수)이라고 하면, 링 발진

기가 발진하려면 루프를 한 바퀴 돌았을 때의 지연시간의 루프 지연시간

- 8 -

값(N* tD)이 발진 주기(T)의 절반 값과 같게 되어 다음 관계식이 성립한

다.

N* tD = T2 [식-1]

발진 주파수 f osc는 발진 주기(T)의 역수와 같으므로 f osc는 [식-9]로 표

시한다.

f osc=1

2Nt D [식-2]

반전 증폭기의 지연지연 tD를 어떤 제어 전압 값에 따라 변하게 하면

링 발진기의 발진 주파수( f osc)를 바꿀 수 있으므로 , 링 발지기를 VCO

로 사용할 수 있다.

2.3.2 차동 링 발진기

2.3.1절에서 보면 링 발진기를 사용하는 경우는, 특히 PLL bandwidth

wn 값이 작을 경우 VCO 노이즈로 인한 출력 jitter값이 크게 된다.[6]

그림 2.4에 완전 차동 VCO의 개념도를 보인다. 2.3.1절에서 보인 단일

출력(single-ended) 반전 증폭기를 이용한 링 발진기 VCO에서는 홀수

개의 증폭기를 필요로 하는데 비해, 완전차동 VCO에서는 보통 90 〫 위

- 9 -

상차 신호를 얻기 위해 짝수 개의 증폭기를 이용하고 그림 2.5의 제일

오른쪽에 있는 마지막 단 증폭기의 두 개의 출력 단자를 제일 왼쪽에 있

는 초단 증폭기의 입력에 연결할 때 서로 어긋나게 연결함으로써 홀수

개 증폭단과 같은 효과를 얻는다.

또 완전 차동 VCO에서는 증폭 단 개수가 짝수 개 이므로 네 개의 차동

출력전압 Vo1,Vo2,Vo3,Vo4와 인버터를 거친 반전 출력전압

-Vo1,-Vo2,-Vo3,-Vo4를 이용하면 그림 2.5에 보인 대로 상승 edge

가 2 π/(2N) radian 씩 서로 균일하게 떨어진 2N 개의 신호를 얻을 수

있어서 PLL 응용 회로에서 유용하게 사용된다. 여기서 N은 증폭단의 개

수로 짝수인데, 그림 2.4회로에서는 N=4이다. 완전 차동이 아닌 단일

출력 증폭기를 사용한 링 발진기에서는 N이 홀수이므로 정확한

quadrature위상 차(90 위〫상 차) 신호들을 생성시킬 수 없기에 본 논문

에서도 차동 출력 증폭기를 사용하였다.

그림 2.4 완전 차동 발진기

Fig 2.4 Fully differential VCO

- 10 -

그림 2.5 완전 차동 발진기의 출력 파형

Fig2.5 Output wave of fully differential VCO

2.3.3 버니어 지연 발진기 구조

버니어 지연 체인은 DLL의 해상도를 높여주기 위하여 사용되었으며, 버

니어 지연 체인은 두 개의 지연 체인으로 구성되어 있다.[3] 그림2.6에

서 버니어 지연 체인을 보여 주고 있다. 두 개의 지연 체인 중 위쪽 지

- 11 -

연 체인의 버퍼 지연(t1)은 아래쪽 지연 체인의 버퍼 지연(t2)보다 약간

큰 값을 갖는다. 지연 차이 tr은 아래와 같은며 tr은 10ps로 조정되어있

다.[1]

t R=(t 1-t 2) [식-3]

버니어 지연 체인이 동작은 [식-11]이 만족되어 질 때 select 신호가

인가되어 Ext_CLK(External Clock)이 UF_CLK(Ultra_Fine Clock)으로

출력되어 진다.

n x∙t R≺t x≺(n x+1)∙t R [식-4]

tx는 기준 클럭(Ref_CLK)과 외부 클럭(Ext_CLK)의 위상 차이를 나타낸

다.

그림 2.6 버니어 지연 체인의 구성도

Fig 2.6 Block diagram of Vernier delay chain

- 12 -

예를 들어 외부 클럭이 기준 클럭보다 45p 빠르다고 가정하면, s5

스위치가 ON이 되어서 40p만큼 외부 클럭을 늦추게 만들어서 기준

클럭과의 위상 차이를 5ps로 줄어들게 한다.

버니어 지연 체인은 최종 해상도를 결정하는 중요한 요소로 실제 공정

후에 정확한 지연 차이를 요구한다. Layout시에 고려해야할 점은 지연

셀들의 각 단에서 느끼는 저항 값과 Capacitance 값이 같도록 설계가

이우어져야한다는 것이다. 다시 말해서 셀의 대칭성이 중요하다. 즉 겹

치는 layer의 종류와 길이 그리고 사용한 metal의 길이도 대칭이 이루

어지게끔 설계되야 한다.

2.4 VCO의 노이즈에 의한 출력위상

PLL에 사용되는 전압 제어 발진기는 크게 relaxation 발진기와 tuned

발진기로 구분할 수 있는데, relaxation 발진기로는 링 발진기와 RC

phase-shift 발진기가 있고, tuned 발진기로는 LC tuned 발진기와

crystal-based tuned 발진기가 있다.[4]

tuned 발진기는 비교적 노이즈가 작지만, relaxation 발진기로는

- 13 -

그림 2.7 Lock 된 PLL에서 발진기 위상 노이즈가 인가된 소신호 모델

Fig 2.7 Small signal model into the VCO phase noise at Locking

PLL

전력 공급 노이즈 커플링 등으로 인하여 큰 노이즈가 발생되어 출력 신

호에 비교적 큰 위상 노이즈, 즉 위상 지터를 발생시킨다.

그림2.7에 lock 된 PLL에서 VCO로 인한 위상 노이즈가 추가된 경우의

PLL 소신호 모델을 보였다. VCO 위상 노이즈는 그림 2.2에서 Φ n.vco(s)

로 표시한다.

그림 2.7에서 VCO 노이즈 만의 영향을 고려하기 위해 입력 신호는 위

상 노이즈가 없이 입력 주파수 wi(t)=w 0 (VCO free running 주파수)

로서 시간에 대해 변하지 않는다고 가정한다. 따라서 Φ i(s)=0이 되고,

- 14 -

오차 Φ e(s)는 [식-5]로 표시된다.

Φ i(s) -Φ n2(s)=-Φ n2(s) [식-5]

여기서 Φ n2(s)는 출력 위상 오차이다.

그림 2.7에서 노이즈 전달함수 H 2n(s)는 [식-6]으로 표현된다.

H 2n(s)= Φ n2(s)

Φ n.vco(s)=

(순방향이득)1+(루프이득)

[식-6]

여기서 순방향 이득은 Φ n.vco(s)로부터 Φ n2(s)에 이르는 경로 이득으로

1이 되고, 루프이득은 -KDF(s)KO/s이므로,

H 2n(s)=1

1-KDF(s)KOs

[식-7]

이 된다. 전달함수 특성을 비교적 간단하게 하기 위해 active PI 필터를

루프 필터로 사용하였다. 이 경우 DC에 가까운 저주파 대역에서 루프이

득 값이 음수(-)가 되므로, 동작점은 위상 검출기 특성에서 소신호 위상

검출기 이득이 -KD인 점에서 동작점이 정해 진다. active PI 필터의 전

달 함수 F(s)를 [식-7]에 대입하면 H 2n(s)는

- 15 -

H 2n(s)=s2∙R 1C

s2∙R 1C+s∙KDK 0∙R 2C+KDKO

[식-8]

가 되어 high-pass 특성을 보인다. wn과 ζ 값을 이용하여 다시 쓰면

[식-9]가 된다.

H 2n(s)=s2

s2+2ζw ns+w

2n

[식-9]

이는 high pass 필터의 전달함수로 w=wn 일때

[ H 2n(jw n)=1/(2∙ζ)가 된다. 보통 사용하는 ζ 값인 1/ 2 일때

H 2n(jw n)=1/ 2가 되어 w 3dB=wn이 됨을 알 수 있다.

출력 위상 오차 Φ n2(s)의 power spectral density는

Φ n2(jw) 2=H 2n(jw) 2∙Φ n.vco(jw) 2 [식-10]

으로 주어진다.

VCO 위상 노이즈인 Φn.vco(jw) 2의 주파수 특성은 DC로부터 Bi.vco/2까

지만 0이 아닌 값을 가지는 band-limit 된 spectrum으로 가정하였다.

그리하여 출력 위상 노이즈(위상 jitter)의 mean square 값인 ψ2n(t)2은

- 16 -

{NO∙(

Bi.vco2

-wn) (Bi.vco2

≥wn일때)

0(Bi.vco2

≤wn일때)

[식-11]

따라서 VCO 위상 노이즈로 인한 출력 위상 jitter를 감소시키기 위해서

는 PLL natural frequency wn 값을 가능한 노이즈 bandwidth의 절반

인 Bi.vco/2보다 크게 해야 한다.

PLL 입력 신호의 노이즈로 인하 출력 위상 jitter를 감소시키기 위해서

는 wn 값을 되도록 감소시켜야 한다. 따라서 VCO의 노이즈의 경우와

PLL 입력 신호 노이즈의 경우에 wn 값에 대한 조건이 서로 상충되게

된다.

그리하여 crystal oscillator(ring oscillator) 출력을 PLL 입력 신호로

이용할 경우에는 PLL 입력 노이즈가 매우 작아므로 VCO 노이즈의 영

향을 줄이기 위해 wn 값을 증가시켜야 하고, LC tuned oscillator를 이

용한 VCO의 경우에는 VCO 노이즈가 작으므로, 입력 노이즈의 영향을

줄이기 위해 wn 값을 감소시켜야 한다.

- 17 -

제 3 장 제안하는 회로의 설계

3장에서는 다중 새로운 구조의 VCO를 제안할 것이며 제안한 구조의 알

고리즘을 설명한다.

3.1 제안한 다중위상 PLL

3.1.1 전체 블록

그림 3.1은 다중 위상 PLL의 전체 구조이다. 제안하는 VCO구조는

PLL구조를 기반으로 하고 있다. 다중위상 신호를 만드는 제안 하는

VCO구조는 그림 3.2에서 볼 수 있다.

그림 3.1에서 보면 주파수 위상 검출기, 전류 펌프 및 루프 필터가 2개

씩 있는 것을 볼 수 있다. 그림 3.1의 왼쪽은 Main 지연 셀인 4단 완전

차동 발진기에 사용되는 부분이며 오른쪽은 Sub 지연 셀인 16단 완전

차동 발진기에 들어가는 부분이다. Main PLL의 경우는 입력 신호를 받

고 그 신호에 따라 4단 루프로써 차동 발진기에 Output1, Output1b,

~Output3b까지 8개의 출력이 나오며 이 출력을 받은 Sub 지연 단에

- 18 -

16개의 최종 출력이 나온다. 그림 3.2에서 보면 Clk7과 Output3이 같은

위상을 갖는다. Output3과 Clk7을 Sub PLL의 입력신호로 넣고 두 신호

를 락킹 시킨다. 그러므로 두 신호가 동기화 되었을 때 정확한 위상 차

이를 갖는 16개의 출력이 나온다.

그림 3.1 다중위상 PLL의 전체 구성도

Fig. 3.1 Full block diagram of Multiphase PLL

- 19 -

3.1.2 제안한 다중위상 VCO

최근 디지털 VLSI 칩에 널리 사용되고 있는, 클락의 상승 또는 하강

edge에 맟추어 모든 신호들을 동기시키는 , 디지털 동기 회로에서 확실

한 동작을 보장하기 위해서는 클락 지터가 클럭의 한 주기 시간인 T보

다 훨씬 더 작아야 한다. 보통 클락 지터가 클락 주기 Tdml 10% 이내

가 되게 한다. 최근 클락 주파수가 증가하여 클락 주기 T가 감소함에

따라, 클락 지터도 매우 작은 값으로 유지되어야 한다. 이를 위해서

VCO 노이즈를 감소시켜야 하는데, VCO 노이즈는 주로 공급 전압

(Vdd,Vss) 선으로부터 유기된다. 이러한 공급 전압선으로부터 유기되는

VCO 노이즈를 감소시키기 위해 , 최근에는 거의 대부분 VCO 설계에

완전 차동 방식을 사용하여 공급 전압선으로부터 유기되는 공통모드 노

이즈의 영향을 제거한다. 본 논문에서도 main cell 및 sub cell에 들어

가는 지연 셀을 이용하여 완전 차동 방식을 사용한다.

차동입출력을 만드는 4단 구조의 주 지연 셀들과 이들로부터 파생되는

부 지연 셀들로 구성이 된다. 주 지연 셀은 입력 신호 주기의 2/16 즉

1/8*T의 값을 갖도록 PLL에 의해서 락킹 되도록 설계 된다. 다음 부

지연 셀은 3/16*T 지연 값을 갖도록 설계하여 주 지연 셀의 8개의 출력

라인으로부터 구동시킨다.

이렇게 되면 부 지연 셀의 각 출력은 1/16*T 간격의 다중위상 신호를

만들어 낸다. 부 지연 셀의 지연 값(3/16*T)은 주 지연 셀에서 만드는

위상과 일치되는 것들과 위상 비교하여 락킹을 하면 부 지연 셀의 정해

진 위상을 유지 할 수 있다.

- 20 -

이에 따라 각 위상비교기는 같은 위상위치의 주 지연위상과 부 지연위상

을 비교하여 제어전압을 만들어 내도록 설계함.

그림 3.2 제안한 다중위상 전압제어 발진기

Fig. 3.2 Proposed Multiphase VCO

- 21 -

Output0(2/16)

Clk4(5/16)

Output1(4/16)

Output2(6/16)

Output3(8/16)

Clk7(8/16)

Clk6(7/16)

Clk9(10/16)

Clk8(9/16)

Clk11(12/16)

Clk13(14/16)

Clk10(11/16)

그림 3.3 제안한 다중위상 VCO의 출력 파형

Fig 3.3 Proposed output wave of multiphase VCO

그림 3.3을 보면 출력 위상을 2/16주기로 늘어나는 output은 주 PLL에

서 나온 출력이고, 잡아주고 출력 위상을 3/16주기로 늘어나는 clk들은

주 PLL의 지연을 거쳐 최종으로 출력 되는 것이다. 부 지연 셀에 들어

가는 제어 전압(Control Voltage)을 정확히 해 주기 위해 그림 3.3 파형

에서 보듯이 OUTPUT3과 CLK7의 위상을 부 PLL의 입력으로 넣어 락

- 22 -

킹을 시킨다.

이것은 그림 3.1에서 보듯이 output3과 clk7의 위상을 비교하여 둘이

동

위상을 만들어 줌으로써 부 지연 셀 간의 제어 전압을 만들어 준다.

output0

output1

output2

output3

clk1

clk2

clk3

clk4

clk5

clk6

clk7

그림 3.4 주 PLL 출력과 부 PLL의 출력 위상 비교

Fig 3.4 Compare output phase of main PLL and sub PLL

- 23 -

3.2 하부 시스템

3.2.1 다중 위상 클록 생성 블록

기본적인 PLL의 구성은 그림 3.5에서 보는 바와 같이 위상 검출기

(Phase Detector), 루프 필터(Loop Filter), 전압 제어 발진기(Voltage

Controlled Oscillator)로 이루어진다. 위상 검출기는 입력 신호와 출력

신호의 위상 차이를 검출하고, 루프 필터는 시스템의 안정적인 제어를

위하여 위상 검출기의 출력을 저역 통과시키는 필터이다. 이 필터를 거

친 신호는 전압 제어 발진기에 입력되어 전압의 크기에 해당되는 클록

주파수를 발진시킨다. 따라서 전체 PLL의 특성은 위상 오차가 최소 값

이 되는 방향으로 움직이게 된다.

PLL의 동작상태는 크게 획득(acquisition) 모드와 트랙킹(tracking) 모

드로 나누어 볼 수 있다. 획득 모드는 주파수나 위상의 차이 값이 초기

의 큰 오차 신호가 0인 정상 상태(steady-state)에 도달하고, VCO의 출

력 신호와 입력 신호의 주파수가 같아지는 상태를 말한다. 그러나 시스

템 상에서는 항상 잡음이 존재하기 때문에 오차 신호는 0으로 감소하지

않으므로 오차 신호와 VCO 제어 전압이 각각 비트 주기(bit period)와

정상상태에서의 전압이 규정된 범위(보통 2-5%) 이내에 들 때 획득이

- 24 -

이루어졌다고 본다. 획득 시간(acquisition time)은 주파수 천이가 발생

한 초기 상태에서 획득이 이루어 질 때까지 걸리는 시간을 말한다. 트랙

킹 모드는 획득이 이루어진 후 위상 에러의 변동이 아주 작은 상태에서

입력 신호의 변화를 따라가는 모드를 말한다. 흔히 트랙킹 모드를 록

(lock) 상태라고 부르기도 한다.[10]

그림 3.5 기본구성 PLL

Fig 3.5 Basic PLL diagram

(가) 위상 주파수 검출기 설계

PFD는 두 입력 신호의 위상 차이를 검출 할 뿐만 아니라 주파수 차이

도 검출한다. PFD는 Up(+1), Reset(0), Down(-1)의 세 가지 상태

(State diagram)룰 가지고 있어서 ‘3-상태 sequential 형태 위상검출기’

라고도 불린다. 그림 3.6은 PFD의 상태도이다. 상태도에서 보인대로 세

- 25 -

가지 상태가 생겨나는데 입력신호 Master의 상승에지가 발생할 때 마다

1씩 증가하다가 +1상태에 도달하면 Slave의 상승에지가 발생할 때까지

1상태로 유지된다. 반대의 경우도 마찬가지로 Slave의 상승에지가 발생

할 때 마다 1씩 감소하고 -1상태가 도달하면 Master의 상승에지가 발

생할 때까지 -1상태로 유지된다. PFD의 동작특성을 알아보기 위해

PFD에 직접 구형파 입력을 인가하면 Master 입력의 주파수가 Slave 입

력의 주파수보다 클 경우 시간에 대해 Up 출력이 비례적으로 증가하고

반대의 경우 Down 출력이 비례적으로 증가하게 된다. PFD가 0 상태에

머물 경우 Charge Pump는 고저항(high impedance)상태가 되어 과거의

DC전압 상태를 유지하게 된다. 만약 PFD에서 발생한 Up 또는 Down의

펄스폭이 너무 협소하면 펄스가 Charge Pump에 도착하기 전에 분산

(Dispersion)이 발생해서 Charge Pump가 동작하지 못하므로 위상 오차

(Phase error)가 발생하는데 이러한 오차가 발생하는 범위를 데드존

(Dead zone)이라 한다.

그림 3.6 3 상태 위상 주파수 검출기의 상태도

- 26 -

Fig 3.5 State diagram of the three state phase frequency

detector

그림 3.7은 상승각 D-Flipflop과 AND게이트로 구성된 기본적인 PFD의

회로도이며 본 논문에 사용된 PFD의 회로도이다. 본 논문에서는 그림

3.7을 기반으로 MOS를 기본 바탕으로 PFD를 설계하여 사용하였다.

그림 3.7 설계된 위상 주파수 검출기의 회로도

- 27 -

Fig 3.7 Designed phase frequency detector circuit

(나) 전류 펌핑 회로 설계

그림 3.8은 Current Mirror를 이용한 charge pump로 개략적인 동작원리

는 위상 주파수 검출기 회로에서 발생한 Up 또는 Down 신호는 charge

pump회로에 의하여 Up, Down 전류로 변환되고, 변환 된 전류는 루프 필

터의 커패시터를 충전 또는 방전시키게 된다.

이때 일정한 크기의 전류를 펌프 전류(pump current)라고 하며 Ip로 나타

내었다.

그림 3.8 설계된 전류 펌핑 회로

Fig 3.8 Designed charge pump circuit

- 28 -

P1과 N1의 전류 미러에서 공급되는 전류의 양과 N6과 N7의 크기에 따라

바이어스 전류량을 결정한다.

여기서 유의할 점은 전하 펌프는 Up, Dn전류의 크기를 같게 설계하여야

해야 offset문제 등을 방지할 수 있으며 loop filter에 공급되는 바이어

스 전류의 크기를 최적화 하여야 한다. 너무 큰 바이어스 전류를 공급하

게 되면 위상 여유 즉, phase margin이 줄어들기 때문에 전제 시스템의

안정도가 떨어지게 된다.

바이어스 전류 값이 크면 루프 필터의 대역폭이 넓어져서 획득시간이 빨

라지지만 지터 특성이 나빠지고, 바이어스 전류 값이 적으면 루프 필터

의 대역폭이 좁아져서 획득시간은 느려지지만 지터 특성이 좋아지게 된

다.

(다) 지연 셀 설계

그림 3.9는 delay cell을 나타낸 회로이다. N3 은 전류원이고, p2, p3은 저

항 , p1,p4 는 capacitance 역할을 한다. 이러한 delay cell의 장점 중에 한

가지는 symmetric load 의 특성에 의한 noise immunity 증가가 있다. [8]

- 29 -

그림 3.9 설계된 차동 지연 셀

Fig 3.9 Designed differential delay cell

지연회로는 완전 차동 회로로 구성되어 있는데 루프 필터로부터 생성된

제어전압을 입력 전압으로 받아 주파수 성분을 발생시키는 역할을 하게

된다.

그림 3.9에서 원 안에 있는 부분은 대칭형 부하로 제어 전압에 따라 저

항 값을 변화시켜 바이어스 전류를 변화시킴으로써 제어 전압에 따른 주

파수 성분의 조정을 할 수 있게 한다. 두 개의 PMOS는 원칙적으로 같

은 W/L 크기를 가지며 크기 조정을 통해 저항 성분 값을 변동시켜 유동

적인 주파수 변동 범위를 가지게 할 수 있으므로 넓은 범위의 VCO동작

영역을 보장한다. 그림 3.9에서 지연단의 부하 단에서 각 PMOS에 따른

- 30 -

지연시간(t)은 각 PMOS의 유효 저항값( Reff)과 기생 커패시턴스 즉, 유

효 커패시턴스값( Ceff)에 의해 지연시간이 정해지며 이를 나타내보면

t = Reff․Ceff [식-12]

와 같이 나타낼 수 있으며 유효 저항값( Reff)은 PMOS의 1/ gm값에 비례

하므로 [식-12]을 [식-13] 같이 나타낼 수 있다.

t = Reff․Ceff

= 1gm․Ceff

[식-13]

여기에서 전원 전압 단에서부터 PMOS를 통해 출력 단자로 흐르는 전

류 값( I D)은 [식-14]와 같다.

I D = 12

μ p C ox (WL

) p ( VCTRL-VT)2

∴[K = μ p C ox (WL

) p]

[식-14]

이 전류 값에서 gm값을 구해보면 gm = d ID

dVCTRL이므로,

gm = d ID

dVCTRL = K( VCTRL- VT ) = 2․K․ ID [식-15]

이 된다.

지연단은 차동 회로로 이루어졌으므로 n-stage의 전압 제어 발진기 회

로의 동작 주파수(F)는 아래와 같은 관계에서 알 수 있다.

F = 1

2․n․t =

K․(VCTRL-VT )

CB =

2․K․ IDCB

[식-16]

여기서 CB = (2․n․ Ceff )

그러므로 지연시간(t) 역시 [식-17]같이 나타낼 수 있다.

- 31 -

t = Ceff

K․(VCTRL-VT) [식-17]

마지막으로 전압 제어 발진기의 이득( KV)을 구해보면

KV = |dF

dVCTRL| =

KCB

와 같이 나타낼 수 있다.

(라) 고정 바이어스 회로 설계

PLL 초기 동작 시 control voltage의 초기 상태가 동작 범위 밖에 있을 수

있으므로, 초기 상태 지정이 필요하다 . 이 회로를 이용함으로써, 초기 상태

지정 시 외부 전압을 필요로 하지 않게 된다.

그림 3.10 설계된 고정 바이어스 회로

Fig 3.10 Designed constant Gm bias circuit

- 32 -

그림 3.10의 N8은 저항으로써 저항 값에 따라 지연회로의 동작주파수를

변화 시킬 수 있으며 저항은 MOS로 구현하였다.

(마) 리플리카 바이어스 설계

그림 3.11은 리플리카 바이어스 회로이다.

그림 3.11 설계된 리플리카 바이어스 회로

Fig 3.11 Designed replica bias circuit

P5, P6, N3, N7은 지연회로의 Half-circuit 형태이고, 차동 증폭기를 이용

하여 부궤환에 의해 Control Bias-N의 전압을 제어하는 역할을 한다. P1,

- 33 -

P2, P3, P4, P7, P8, N4, N5는 차동 증폭기의 전류원의 바이어스 전압을

제어하는 역할을 한다. 리플리카 바이어스 회로는 차동 증폭기와 우측의

지연회로간의 부궤환에 의해서 Control Bias-P에서도 지연회로가 동작할

수 있도록 Control Bias-N을 변화시킨다. INIT. Bias는 위에서 소개한 고

정바이어스 회로로부터 생성된 고정 바이어스이고 Control Bias-N이 지연

회로의 풀 스윙 회로와 전류펌프 회로에 공급되어 지연회로의 출력 스윙폭

및 전하펌프의 펌핑 전류를 조절하는 역할을 한다.

(바) 풀 스윙 발생기 설계

동작 원리는 supply 근처의 small swing의 신호를 차동 증폭기를 통해 신

호를 (VDD-Vthp)근처에서 swing 하는 신호로 바꾼 후 두 개의 차동 셀을

이용하여 full down 과 full up를 만들어 준다.

이것을 이용해 pull-up,pull-down 시켜서 full-swing 을 만들어 낸다.

또한 지연 회로는 제어 전압에 의해 대칭 부하 회로의 저항 값에 흐르는

전류 값을 조정함으로써 넓은 주파수 변동 범위를 가지게 할 수 있으나,

전류의 변화에 의해 OUT단자의 DC바이어스 값이 변하여 듀티 사이클

(Duty Cycle)이 50%에서 벗어나는 현상이 나타나게 된다. 또한 OUT에

서의 신호값 자체가 풀-스윙(Full-Swing)이 아니기 때문에 이러한 점을

시정하기 위하여 그림 3.12와 같은 Full-swing level shifter를 추가한

다. [8]

- 34 -

P1 P2 P3 P4 P5 P6

N1 N2 N3 N4

N5 N6 N7 N8

Vi+

Vi-

Amplitudebias

Vout+

그림 3.12 설계된 풀 스윙 발생기

Fig 3.12 Designed full swing generator

이 회로는 대칭형 증폭 단으로 구성되어 차동 지연 단으로부

터의 두 신호를 받아들여 동시에 두 신호의 상호 조정을 통하여 50%의

듀티 사이클을 이루게 된다.

- 35 -

제 4 장 모의실험

4장은 논문의 제안한 Mutiphase PLL에 대해 검증할 test 환경 및 모의실

험 결과이다. TSMC 0.18um으로 칩 회로도 구현하고 이를 spice로 검증

하였으며 lay-out하였다. 본 장에서는 각 중요 블록을 모의실험 하고 기

술한다.

4.1 설계환경 및 검증

4.1.1 동작원리

먼저 ref 클록으로 외부에서 입력을 받는다. 이 클록을 8분주기를 통과하

여 PFD에 입력이 된다. PFD에서는 VCO에서 8분주기를 통해 나온 출력과

입력을 비교하여 Up과 Dn 신호를 Charge Pump에 보내 전류의 양을 결정

해 주고 이 전류는 Loop Filter를 통과 하여 VCO의 지연 셀의 제어 전압으

로 들어 간다. 또한 같은 원리를 이용하여 main에서 나온 output3과 sub에

서 나온 clk7을 비교하여 sub 지연 셀에 들어가는 제어 전압을 만든다. 이

- 36 -

논문에서는 기존의 4단 구성 PLL을 바탕으로 버니어 지연 라인을 적용시

킴으로써 기존의 8개의 위상을 더 미세한 16개의 위상들을 만들 수 있었다.

4.1.2 설계환경 및 검증

-MOSIS TSMC 0.18um Design rule, SPICE Parameter(level 49),

-설계방법

: Digital 회로는 Altera Max plus 를 이용하여 logic level 검증 후,

layout

: Analog 회로는 Avant HSPICE를 이용하여 MOSIS에서 제공하는 LPE

file 로 추출된 netlist file로 검증

4.2 모의실험 및 고찰

4.2.1 4단 구성 VCO 출력

그림 4.1은 main VCO에서 나온 출력 파형이다. 입력 주파수 1GHz를 넣

었고 차동 VCO 구조라서 8분주 된 125p의 지연을 갖는다.

- 37 -

4단 구성 PLL은 오차가 없이 거의 125p 지연의 위상이 나오는 것을 볼 수

있다.

또한 VCO이 출력 단에 풀 스윙 발생기를 추가하여 1.8V까지 풀 스윙되고

버퍼를 추가하여 파형이 늘어짐 없게 만들었다.

4.2.2 다중위상 VCO의 출력

그림 4.2는 16개 위상 중에 8개의 위상을 보인다. 다른 8개의 위상은 지

금 파형의 역 위상이다. 4단 구성의 VCO에서 출력된 파형을 다른 지연을

갖는 지연 셀을 추가하여 약 4~5p의 오차가 생기지만 기존의 논문들 보다

조금 향상된 모습을 볼 수 있다.

4.2.3 주파수 위상 검출기

그림 4.3은 두 개의 입력 파형의 오차를 비교하여 기준 입력에 맞추어 나

가는 파형이다.

기준 입력에 비해 부궤환 된 입력이 느리기 때문에 Dn의 신호가 크게 나타

나는 것을 볼 수 있다.

그러다 마지막에 가면서 오차가 적어지면서 기준 입력과 부궤환 입력이 서

로 같아지는 것을 보여준다.

4.2.4 PLL 락킹 파형

그림 4.4는 main PLL과 sub PLL의 락킹 파형 이다.

0.62V에서 지연 셀의 출력이 1GHz가 나오는 것을 보여주는 파형이다.

- 38 -

4.2.5 칩 제작 후 측정 한 다중 위상 파형

그림 4.5는 칩 제작 후 직접 측정한 파형이다. 입력은 1GHz이고 위상은

125p가 나온다.

- 39 -

그림 4.1 4단 구성 PLL의 출력 파형

Fig 4.1 Output of 4-stage PLL

- 40 -

그림 4.2 다중위상 PLL의 출력 파형

Fig 4.2 Output of Multiphase PLL

- 41 -

그림 4.3 위상 주파수 검출기의 출력 파형

Fig 4.3 Output fo PFD

- 42 -

그림 4.4 PLL의 락킹 파형

Fig 4.4 Locking of PLL

- 43 -

그림 4.5 칩 테스트한 다중위상 파형

Fig 4.5 Multiphase PLL output after Chip test

- 44 -

제 5 장 레이아웃

전체 레이아웃을 보여주고 있다. 검정 블록이 다중위상 PLL이며 왼쪽

으로 PFD와 전류 펌프가 보이고 오른쪽으로 보이는 것이 루프 필터의

저항과 캐패시터이다.

- 45 -

제 6 장 결론

이 논문은 TSMC 0.18um CMOS 공정 파라미터를 이용하여 모의실험을

하였다.

Digital 회로는 Altera Max plus를 이용하여 logic level 검증 후 layout을

하였으며 Analog 회로는 Avant HSPICE를 이용하여 MOSIS에서 제공하는

LPE file로 추출된 netlist file로 검증을 하였다.

제안된 회로는 단순히 지연 셀의 지연 값만을 이용하여 다중위상을 구하던

기존의 방식과 다르게 버니어 지연 라인을 적용시켜 주 루프와 부 루프로

구분되는 VCO구조를 이용한다.

주 루프는 PLL의 입력 신호 주기를 2/16로 하는 차동 지연 셀 4개를 통

해 나오고 부 루프는 주 루프의 차동 지연셀에서 나오는 8개의 신호를 받

아 3/16주기 만큼 지연 값을 더 주어 16개의 각 셀이 1/16의 위상을 얻

을 수 있게 만들었다. 부 루프의 지연 셀의 제어 전압을 main PLL의 제

어 전압과 다르게 입력해 주어야 하기 때문에 부 루프 또한 PLL을 사용하

여 서브 지연 셀의 제어 전압을 잡아 주었다.

목표 입력을 1GHz로 하였을 경우 이론 상으로 16개의 다중위상은 65.5p

의 값이 나왔어야 한다. 이 논문에서는 오차 범위 8p로 하여 62.5p의 다

중위상의 결과를 얻을 수 있었다. 높은 주파수 대역을 사용했기 때문에

고속 동작에 유리하며 높은 해상도의 위상을 갖기에 DSP나 CDR에 적용

시켜 사용 할 수 있다.

- 46 -

참 고 문 헌

[1] Stanislaw Szczepan'ski, and John V. Hatfield

"A High-Resolution CMOS Time-to-Digital Converter Utilizing

a Vernier Delay Line."

IEEE Trans, vol.35 Feb.2000,pp. 240-247

[2] Lin Wu , William C. Black Jr.

"A Low-Jitter Skew-Canlibrated Multi-phase Clock Generator

for Time-Interleaved Applications,"

ISSCC 2001 session25

[3] Y. Okajima et.al

"Digital Delay Locked Loop and ,"

IEEE JSSC, vol. 26, pp.18-24, Jan. 1991.

[4] 박홍준,

“CMOS 아날로그 집적회로 설계(하)”,

시그마 프레스,

- 47 -

[5] John G. Maneatis and Mark A. Horowitz

"Precise Delay Generation Using Coupled Oscillators,"

IEEE ISCC　1993

[６]　Behzad Razavi

"A 1.8GHz CMOS Voltage-Controlled Oscillator,"

ISSCC97 SESSION23

[7] Hiroschi Kodama, Masayuki Mizuno

"Frequency-Hopping Vernier Clock Generators for Multiple

Clock Domain SoCs,"

IEEE 2004 CUSTOM INTEGRATED CIRCUIT CONFERENCE

[8] John G. Maneatis,

" Low-jitter process-Independent DLL and PLL Based on Self

-Biased Techniques," JSSC, vol 31, NOV, 1996

[9] Ranmon S, co.

" Optimization of PLL Performance in Data Recovery

Systems,"

JSSC, pp.,1020-1034, Sep. 1994

[10] H. Meyer, G. Asceid, Wiley & Sons, Newyork, 1990

- 48 -

" Synchronization in Digital communications."