Upload
adelie-lemarchand
View
105
Download
0
Embed Size (px)
Citation preview
ENST --- janvier 2006
Evolution des technologies semiconducteurs
Michel RIVIER
IBM FranceLaboratoire de développement des composants
© 2006 IBM Corporation
2 ENST --- janvier 2006 © 2006 IBM Corporation
Agenda
Evolution des circuits intégrés silicium
- facteurs physiques : facteurs d’échelle et litho
- facteurs économiques : couts, rendements
Tendances des mémoires
Tendances des technologies et produits logiques
3 ENST --- janvier 2006 © 2006 IBM Corporation
La préhistoire
L’électronique des années 1940 -1960
- éléments logiques : tubes à vide
- mémoires : stockage magnétique (interne), ou cartes perforées (externe, entrée de données)
4 ENST --- janvier 2006 © 2006 IBM Corporation
L’électronique basée sur les semiconducteurs
Nombre de transistors par puce(microprocesseurs)
n = n0 . e0.3208 t
1.E+03
1.E+04
1.E+05
1.E+06
1.E+07
1.E+08
1.E+09
1970 1975 1980 1985 1990 1995 2000 2005
Année d'annonce
# tr
ansi
sto
rs
Données up Intel
“loi” de Moore : le nombre de transistors par circuit intégré Si double tous les 18 mois (~1975)
- 30 ans plus tard, la loi exponentielle est toujours valide
- un ajustement exponentiel donne une valeur empirique de 2X / 26mois
- Peut-on expliquer cette tendance ?
Source: Intel Corp.
Electronics, vol 38
Avril 1965
5 ENST --- janvier 2006 © 2006 IBM Corporation
Evolution des technologies Si : diminution du cout d’une fonction
La “loi” de Moore a en fait une explication économique:
C’est une loi de l’offre (des industriels produisant à un coût donné) et de la demande (basée sur l’élasticité du prix)
Tant que les prix diminuent, le ‘client’ accepte d’intégrer de plus en plus de fonctions électroniques à prix constant.
Evolution du prix du point mémoire( DRAM )
1.E-02
1.E-01
1.E+00
1.E+01
1975 1980 1985 1990 1995 2000 2005
Année d'annonce
Co
ut
du
po
int
mém
oir
e (m
c)
Source: WSTS
6 ENST --- janvier 2006 © 2006 IBM Corporation
Evolution des technologies Si : augmentation de la performance
La “loi” de Moore a en fait une corollaire, l’augentation de la performance à cout constant:
Source: Intel
1985 1990 1995 2000
Année
1.0E+7
1.0E+8
1.0E+9
1.0E+10F
réqu
ence
d'h
orlo
ge (
Hz)
7 ENST --- janvier 2006 © 2006 IBM Corporation
La base de la microélectronique Si : le procédé CMOS
En fait, l’évolution des circuits intégrés est basé sur une demande:
Le marché des ordinateurs (grands ordinateurs et PC) qui a dominé les années 1975-1995
La réponse technologique à cette demande repose sur une technologie :
le CMOS (Complementary Metal Oxide Semiconductor)
La microélectronique permet la fabrication simultanée sur un substrat Si de type p de deux transistors à effet de champ (FET), le nFET et le pFET permettant de réaliser des fonctions logiques.
Ces transistors sont réalisés par lithogravure, le dimensionnel minimum étant la taille du canal, L
Substrat p
Si0Si022
Grille n
Caisson n
Grille p
Oxyde de grille
nFET pFET
S G D S G D
8 ENST --- janvier 2006 © 2006 IBM Corporation
Caractéristiques électriques d’un transistor MOS
Vds
Ids
Vgs
Etat logique "0"
Etat logique "1"
Vs
Vgs
Vds
Vsx
Les caractéristiques électriques des transistors MOS sont régis par les équations de la physique du solide
Vdd
In
Gnd Gnd
Transistor ‘logique’
État “0” : Vgs=Vds=0
Ids = 0
Etat “1” :Vgs = Vds = Vdd
Ids = Cox(W/L) (Vgs – Vt)2 /2m
Le délai d’une porte logique est défini par
= (n + p) / 2
= CVdd ( 1 / Idnsat + 1 / Idpsat ) / 2
C étant en général la capacité d’entrée de la porte logique (ici inverseur) suivant
La puissance dissipée est : P = C Vdd2 f
9 ENST --- janvier 2006 © 2006 IBM Corporation
Miniaturisation d’un transistor MOS
“Théorème” de la microélectronique:
En gardant la valeur du champ électrique constant, celui-ci peut être miniaturisé à l’infini (!)
0.7 X
CMOS 0.35 m
CMOS 0.25 m
0.35 m
0 . 2 5 m
F ac teu r d ’éc he lle k
d im en s io n m in im u m
ten s io n d ’a lim en ta tio n
é p a is se ur d ’o x yd e
c o nc en tr a tio ns
r ésis ta nc e d e f il
ta ille d es ch ip s
k L
k V dd
k t ox
N / k
L / k
k 2 A
c a p a cité C k
d é la i d e p o rte k
p u iss a n ce d is sip ée /p o r te k 2 P
( R . D en n a rd ‘7 4 )
Al
W
SiO2Si (n+)
Si ( p )
poly Si
tr a ns co n d u cta nc e g m
10 ENST --- janvier 2006 © 2006 IBM Corporation
La photolithogravurePrincipes :
Un “masque” comportant le dessin a réaliser est gravé sur
Une couche mince de Cr déposée sur une plaque de SiO2
La résine déposée sur le substrat sert de mode de transfert de l’image.
Le procédé consiste ensuite à graver, implanter ou déposer une couche supplémentaire permettant de réaliser le circuit en 3D.
Chaque génération est caractérisée par la dimension minimale pouvant être imprimée sur la résine de transfert
L = k / NA
k : 0.65 à 0.30 … dépend du masque
: longueur d’onde de l’équipement
NA: ~0.7 ouverture numérique ..
> est la variable utilisée
lumière UV
quartz
Cr
L
11 ENST --- janvier 2006 © 2006 IBM Corporation
L’ITRS (International Technology Roadmap for Semiconductors)
Organisme International définissant et guide les besoins de l’industrie des semiconducteurs
Redéfinit annuellement la projection de l’évolution de la lithogravure .
Evolution de la taille minimum - 1/2 pas de cablage(nanomètre)
10
100
1000
1985 1990 1995 2000 2005 2010 2015 2020
Année de production
No
eu
d t
ec
hn
olo
giq
ue
(n
m)
Réalisé
Projeté
13090
6545
3522
0.7 X par génération
3 ans par génération
12 ENST --- janvier 2006 © 2006 IBM Corporation
Evolution des technologies de photolithogravure
350 nm 250 nm 180 nm 130 nm
i-line365 nm
KrF248 nm
ArF193 nm
90 nm
NA - optimization
Strongenhancem.
NA - optimization
F2157 nm
65 nm
Strongenh.
Moderateenhancem.
45nm
NextGenerationLithography
Moderate enh.
Strongenh.
Moderate enh.
Strongenh.
Moderate enh.
Strongenh.
Moderate enh.
Strongenh.
EPL (SCALPEL, PREVAIL)
EUV Lithography
Des solutions techniques existent pour réduire le dimensionnel …. Il “suffit” de réduire la longueur d’onde, de trouver des matériaux adéquats pour servir de masques, et de le faire à un coût suffisamment faible (puissance de la source, coût de développement et durée de vie de l’équipement)
13 ENST --- janvier 2006 © 2006 IBM Corporation
Evolution des ventes mondiales de semiconducteurs
Ventes mondiales de semiconducteurs (en US $)
1.0E+10
1.0E+11
1.0E+12
1980 1985 1990 1995 2000 2005 2010
Année
Ven
tes
en U
S $
Historique
Prévisions
Marché des semiconducteurs 2005: 230 109 $
PIB 2004*: France 1837 109 $
USA 11679 109 $ *Source OCDE
Source: WSTS
1980 - 1995
17%/an
1986 - 2005
8%/an
14 ENST --- janvier 2006 © 2006 IBM Corporation
Evolution des couts de production
Evolution exponentielle ~ 20000 tranches/mois ~ 1000 personnes : 5.109 $
70% du cout est lié aux équipements *Source Instat
Source: WSTS
Cout d'une unité de production
1.E+08
1.E+09
1.E+10
1980 1985 1990 1995 2000 2005 2010
Année
Co
ut
un
itai
re (
$ )
15 ENST --- janvier 2006 © 2006 IBM Corporation
Evolution du marché des applications des semiconducteurs
Scientifique industriel personnel universel Spécialistes quelques utilisateurs nombreux utilisateurs tous
Centres de calculs en réseau connectés n’importe où
1.0E+10
1.0E+11
1.0E+12
1980 1985 1990 1995 2000 2005 2010
Année
Ve
nte
s e
n U
S $
Grands
ordinateurs
PC
Source: WSTS
téléphonie
?
CPU, DRAMs système plateforme
16 ENST --- janvier 2006 © 2006 IBM Corporation
Evolution des technologies Si
Marché des semiconducteurs : 2005 230 109 $
50% produits logiques; 20% mémoires ; 30% autres
Répartition du marché SC 2005
7%
7%
14%
27%
16%
5%
4%
12% 8%Composants discrets
Optoélectronique
analogique
MOS logique
microprocesseurs
microcontrolleurs
DSP
DRAM
Flash
Source: WSTS
17 ENST --- janvier 2006 © 2006 IBM Corporation
Expression du rendement des circuits intégrésExpression du rendement des circuits intégrés
Défaut
M1
Le procédé semiconducteur est une succession
- de plusieurs dizaines d’étapes de photolithogravure
-De plusieurs centaines d’étapes de procédé
A chaque étape, des particules peuvent se déposer et créér des défaillances
Un nombre moyen de défaut caractérise le procédé en fin de fabrication.
En faisant l’hypothèse de processus indépendants, et de défauts aléatoires, la loi régissant le rendement est un eloi de Poisson de paramètre
Y = Y0 exp -
= A D
A : surface du chip
D densité de défauts
18 ENST --- janvier 2006 © 2006 IBM Corporation
Zone utile
De production
Rendement des circuits intégrésRendement des circuits intégrés
0 5 10 15 20
Côté du chip (mm)
Ren
dem
ent
(%)
0
20
40
60
80
100
D = 10 /cm2D = 1.0 / cm2D = 0.1 / cm2
19 ENST --- janvier 2006 © 2006 IBM Corporation
Expression du rendement des circuits intégrésExpression du rendement des circuits intégrés
Défaut
M1
0 0.1 0.2 0.3 0.4 0.5
Dimension minimum (um)
0
200
400
600
800
1000
1200
No
mb
re d
e d
éfa
uts
20 ENST --- janvier 2006 © 2006 IBM Corporation
Les "shrinks" des DRAMs :
S0 S1 S2
16 Mbit taille point chips/tranche productivité
base 3.35 232
0.92 X 2.78 276 + 19%
0.85 X 2.40 322 + 39%
0.77 X 2.05 376 + 62%
0.73 X 1.85 421 + 81%
Dimension des défauts tueurs
0
200
400
600
800
1000
1200
Nom
bre
de d
éfau
ts
Y = Y0 exp (-AD)
Utilisation de la litho, diminution linéaire de facteur k = 0.9
A : surface du chip, proportionel à k 2D : densité de défaut moyenne, proportionnel à 1/k 2
21 ENST --- janvier 2006 © 2006 IBM Corporation
Mémoires et rendementMémoires et rendement
Selection colonne
Sele
ction rangée
Ampli lecture + buffers
Dans le plan mémoire, les adresses des cellules défectueuses sont repérées pendant le test final.
Les mémoires étant des produits à très forts volumes, permettent d’effectuer des études statistiques du rendement.
La connaissance précise de la position l’élément défaillant permet de cartographier les défauts, et de trouver rapidement les causes de défaillance
Le diagnostic des fautes des mémoires permet de diminuer la densité de défauts des procèdés semiconducteurs, et d’améliorer le rendement des lignes de production.
Point mémoire défectueux
22 ENST --- janvier 2006 © 2006 IBM Corporation
Mémoires et redondanceMémoires et redondance
Selection colonne
Sele
ction rangée
Ampli lecture + buffers
Dans le plan mémoire, les adresses des cellules défectueuses sont repérées pendant le test final
Leurs adresses sont inhibées (fusible)
Des éléments redondants sont fabriqués (ici rangées). Les éléments redondants permettent de corriger les cellules défecteuses
Cout de la redondance:
- surface du chip: legère augmentation de la surface (décodage adresse plus complexe, éléments redondants, fusibles)
- test plus complexe (2 tests , programmation du fusible)
Point mémoire défectueux
Cellule de secours
23 ENST --- janvier 2006 © 2006 IBM Corporation
Amélioration du rendement associé à la redondanceAmélioration du rendement associé à la redondance
Le rendement d’un composant de surface A, fabriqué dans un procédé où la densité de défauts est D est:
Y = Y0 probabilité d’avoir au plus zéro faute = Y0 exp - = Y0 exp - AD
= AD est le nombre moyen de défauts aléatoires du composant
Y0 est le rendement non aléatoire du composant
Dans le cas d’une mémoire, on peut ajouter n cellules redondantes. Chaque faute peut ou non être réparée. L’expression du rendement devient
Y = Y0 probabilité de réparation de n fautes x probabilité d’avoir moins de n fautes
Application numérique
D0 = 1 défaut / cm2
Taille du chip : 1 cm2
Rendement sans redondance:
Y = 37%
En réparant:
1 faute Y1 = 74%
2 fautes Y2 = 92%
3 fautes Y3 = 98%
4 fautes Y4 = 100%
Rendement avec redondance
D0 = 1 défaut/cm2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
0 5 10 15 20 25
Longueur/largeur de la puce (mm)
Y
0 faute
1 faute
2 fautes
3 fautes
4 fautes
5 fautes
24 ENST --- janvier 2006 © 2006 IBM Corporation
Loi de Moore pour les mémoires et les produits logiquesLoi de Moore pour les mémoires et les produits logiques
1975 1980 1985 1990 1995 2000
Année
1.0E+4
1.0E+5
1.0E+6
1.0E+7
1.0E+8
1.0E+9
1.0E+10
Nom
bre
de tr
ansi
stor
s pa
r ch
ip
DRAMLogique
1 Gbit
1 Mbit
4 M
16 M64 M
256 M
25 ENST --- janvier 2006 © 2006 IBM Corporation
Mémoires et produits logiquesMémoires et produits logiques
3 à 5 niveaux de métal
2 niveaux métal
les mémoires les logiques
transistor optimisé capacité
enterrée
surface de la tranche
26 ENST --- janvier 2006 © 2006 IBM Corporation
D'autres facteurs de progrès de l'industrie microélectronique
0 1 2 3 4 5 6 7 8 9 10
Génération de DRAM
0.001
0.01
0.1
1
10
100Ta
ille
de la
cel
lule
(um
2)
Taille de la celluleLitho seule
1M 4M 16M 64M256M 1G 4G 16G 64G
Litho : 2X par génération
Innovation technologique : 1,3X par générationTaille du chip : 1.5 X par génération
Total : 4X par génération , une nécéssité pour l'évolution des DRAMs
27 ENST --- janvier 2006 © 2006 IBM Corporation
Evolution du diélectrique
matériau tranchée empilée
Si02 3.9 x xSi3N4 7.0 x xTa2O5 20 xSrTiO3 100 - 200 xBaSrTiO3 300 xPZT >1000 x
C = A / tox
ferroélectriques
J = (V/tox)2 exp - (tox /V))
Compromis entre :
- la valeur de la capacité de stockage par unité de surface
- les fuites à travers l'oxyde par effet tunnel
28 ENST --- janvier 2006 © 2006 IBM Corporation
Innovations technologiques
BL BL
WLWL
BL
transistor d'accès capacité
WL
Capacité enterrée Capacité empilée
Génération 1 Mbit
Génération 4 Mbit
29 ENST --- janvier 2006 © 2006 IBM Corporation
Evolution de la densité des mémoires Evolution de la densité des mémoires
L’unité de stockage des NVRAMs est un transistor
Son évolution suit donc une loi du type ‘loi de Moore’, basée sur la diminution des
dimensions avec le temps
Evolution de la taille de la cellule mémoire
1.E-02
1.E-01
1.E+00
1.E+01
1.E+02
0.1 1.0
Litho (micron)
Tai
lle
de
la c
ellu
le
(mic
ron
s ca
rrés
)
SRAM
DRAM
Flash NOR
Flash NAND
30 ENST --- janvier 2006 © 2006 IBM Corporation
16 Mbit
(0.38 m)
16 Mbit
(0.40 m)
16 Mbit
(0.44 m)
16 Mbit
(0.48 m)
256 Mbit
(0.20 m)
64 Mbit
(0.20 m)
64 Mbit
(0.25 m)
L'offre DRAMCMOS7LD
(0.25 m)
filière DRAM
filière e-DRAM
4 Mbit
(0.80 m)
16 Mbit
(0.52 m)
64 Mbit
(0.35 m)
256 Mbit
(0.25 m)
utilisation de la litho (shrink)
relaxation de la litho
31 ENST --- janvier 2006 © 2006 IBM Corporation
Evolution du cout de l’unité de stockage Evolution du cout de l’unité de stockage
32 ENST --- janvier 2006 © 2006 IBM Corporation
Les "shrinks" et la logique :- utilisation de l'amélioration de litho (identique à la DRAM)- toutes les formes sont réduites d'un facteur 0.9 linéaire (sauf le poly de grille)
Vdd
Gnd
Out
In A In B In C
Vdd
Gnd
Out
In A In B In C
CMOS XS0 CMOS XS2
33 ENST --- janvier 2006 © 2006 IBM Corporation
Le délai d'un circuit est contrôlé par :- le délai intrinsèque du transistor- le retard apporté par la propagation du signal dans les fils
Exemple de la structure tridimensionnelle réalisée photo SEM du cablage d'une mémoire statique après attaque chimique de l'oxyde
34 ENST --- janvier 2006 © 2006 IBM Corporation
Evolution du délai d'un chemin critique d'un processeur:
CMOS 5X
(0.50 m)
CMOS 6X
(0.35 m)
source : IEDM '96 , E. Davidson IBM
tolérance horloge
délai de ligne
délai transistor
0.55 ns
1.30 ns
4.50 ns
0.50 ns
1.90 ns
3.00 ns
pour les microprocesseurs, la longueur des fils est fixée par la tailledes chips (et non par les règles de dessin)
35 ENST --- janvier 2006 © 2006 IBM Corporation
La métallurgie Cu :
Le cuivre : un compromis meilleur que l'aluminium
faible résistance (0.5 X Al )tenue aux fortes densités de courantdépôt à basse température
diminution du délai RC de ligne
36 ENST --- janvier 2006 © 2006 IBM Corporation
Le silicium sur isolant :
Changement du substrat Si massif > Si sur isolant
élimination des capacités source - drain / substrat
augmentation de la performance
SiO2
source : IBM, CMOS SOI 0,18 m, Cu
37 ENST --- janvier 2006 © 2006 IBM Corporation
CMOS 0,13 m : diélectriques à faible
SiLK
SiO2Cu
Al
Spin-on deposition
Plasma EnhancedChemical Vapor Deposition
Sputtering
Electroplating
38 ENST --- janvier 2006 © 2006 IBM Corporation
CMOS 6X
(0.25 m)CMOS
5X
(0.50 m)
L'offre logique haute performance
CMOS 5S
(0.50 m)CMOS4S
(0.80 m)
filière logique HP
CMOS 6S
(0.40 m)
CMOS 7S
(0.22 m)Cu
CMOS 5S6
(0.35 m)
CMOS 6S2
(0.35 m)
CMOS 7S2
(0.20 m)
utilisation de la litho (shrink)
basse puissance(faible Vdd)
CMOS 8S
(0.18 m)
SOI
lowk
39 ENST --- janvier 2006 © 2006 IBM Corporation
Les améliorations de performance
CMOS 5S
(0.50 m)CMOS4S
(0.80 m)
CMOS 6S
(0.40 m)
CMOS 7S
(0.22 m)
grille n+/p+isolation STI
planarisation métal
CMOS 8S
(0.18 m)
implants Snpuits retrogrades
cuivre
SOICoSi2
diélectrique faible
Câblage
Transistor
40 ENST --- janvier 2006 © 2006 IBM Corporation
Dissipation thermique
Année d’annonce
1950 1960 1970 1980 1990 2000 2010
Flu
x T
herm
ique
(wat
ts/c
m2)
0
2
4
6
8
10
12
14
Bipolar
CMOS
VacuumIBM 360
IBM 370 IBM 3033
IBM ES9000
Fujitsu VP2000
IBM 3090S
NTT
Fujitsu M-780
IBM 3090
CDC Cyber 205IBM 4381
IBM 3081Fujitsu M380 Merced
Pentium II(DSIP)
Pentium 4
Début du refroidissement par eau
Prescott
Jayhawk(dual)
fin du bipolaire fin du MOS ??
En théorie, la puissance par unité de surface devrait être constante
41 ENST --- janvier 2006 © 2006 IBM Corporation
Au delà du transistor MOS…..
Transistors moléculaires
Photons
Nanotubes carbone
Transistors à spin