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새로운 게이트 유전체용 재료-HfO2 와

HfSiO4에 관한 연구

2002. 8. .

주관연구기관 충남대학교 공과대학 부설 산업기술연구소

정 보 통 신 부

정 보 통 신 연 구 진 흥 원

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제 출 문

정보통신부장관 귀하

본 보고서를 새로운 게이트 유전체용 재료“ -HfO2 와 HfSiO4에 관한 연구 의 최종”

연구개발결과보고서를 제출합니다.

년 월 일2002 8

주관연구기관 : 충남대학교 공과대학 부설 산업기술연구소

과제책임자 : 윤 순 길

참여 연구원 : 최 규 정

전 영 아

조 상 인

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요 약 문

제목1.

새로운 게이트 유전체용 재료-HfO2 와 HfSiO4

연구의 목적 및 중요성2.

방법에 의해 에 적용할 고유전체PECVD gate dielectrics HfO2 와 HfSiO4 박막의 제조와 그

의 전기적 특성평가를 통해 소자 응용 가능성을 타진하고 박막제조 공정을 확립하는데 있

다.

연구의 내용 및 범위3.

연차 연구의 내용 및 범위

차년도1

HfOㆍ 2 와 HfSiO4 박막의 증착을 위한 기존 장치의 개조 및 보PECVD

완

HfOㆍ 2 와 HfSiO4 공정 변수 연구 및 증착 특성 연구PECVD

HfOㆍ 2 와 HfSiO4 박막의 물성 연구

미세구조 전기적 특성 유전특성 누설전류특성 등( , ( , )

HfOㆍ 2 와/Si HfSiO4 계면 특성연구 등/Si (interface trap density )

차년도2

HfOㆍ 2 와 HfSiO4 박막의 열처리 효과 및 열적 안전성 연구

HfOㆍ 2 와 HfSiO4 박막의 구조 적용 특성 연구MOS

HfOㆍ 2 와 HfSiO4 박막의 기술 연구dry etching

연구결과4.

박막은 거의 구조를 가지지만 산소분위기에서 열처리한 박막은as-deposited amorphous ,

질소분위기에 비해 결정성이 증가하였다 산소 분위기에서 열처리된. HfO2 의capacitor

는 질소 분위기 보다 더 크다 높은 산소 분압에서 열처리된flat-band voltage shift . HfO2

박막 내의 과잉 산소 양은 산소 로부터 오는 유효 음전하를 생기게 하interstitial defects

고 이들은 열처리 온도가 증가함에 따라 증가한다 그 결과 가 양의 방향, . flat band voltage

으로 크게 이용한다 는 방법을 이용하여 계산하였다 산소. interface trap density Terman .

분위기에서 에서 열처리된800 HfO℃ 2 박막의 는 약interface trap densities

5.5×1011cm-2eV-1이다. HfO2의 는 열처리 온도가 증가함에 따라 약간 감소하고CET 800℃

에서 질소와 산소 분위기에서 열처리된 박막은 가 약 이다 고유전체 재료의 경우CET 29 .Å

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곡선에서 는 최소로 할 필요가 있다C-V hysteresis .

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곡선의 반시계방향의 은 에서 전하 트랩 때문이다 열처리 전C-V sweep negative gate bias .

박막의 는 매우 크지만 산소와 질소 분위기에서 열처리 온도가 증가함에 따라hysteresis ,

급격히 감소한다 에서 열처리된 박막의 경우는 이하의 값을 나타낸다 산소와. 800 20mV .℃

질소 분위기에서 열처리 온도가 증가함에 따라 누설전류밀도는 증가한다 산소와 질소 분위.

기에서 더 높은 누설전류 밀도를 갖는 이유는 박막의 결정성이 향상되었기 때문이다.

지금까지 특성으로 미루어 보아 HfO2와 사이에 약 가진Si 19 SiOÅ 2로 인해 MOS

의 특성이 저하되었다capacitor . SiO2의 형성 기구는 보통 가지로 분류한다 첫 번째는2 . Si

과 고유전체 박막의 반응에 의해 형성된다 두 번째는 증착 중의 이 산소와 반응하여 형. Si

성된다 첫 번째 기구를 피하기 위해서는. SiO2보다 열역학적으로 안정한 물질을 선택하여야

한다 우리는 두 번째 형성기구를 피하기 위해서는 반응 가스인 산소를 유입하지 않고.

만 이용하여 소스를 분해하고 증착하였다 이것의 반응식은 다음과 같다plasma , . .

반응가스인 산소를 사용하여 증착한 HfO2 박막과 비교하여 산소 없이 증착한, HfO2 박막은

낮은 와 좋은 열적 안정성과 같은 우수한CET(capacitance equivalent oxide thickness)

전기적 특성을 보여준다 산소 없이 증착한. HfO2 박막은 약 의 계면 산화막 두께를 가10Å

지며 이 결과는 산소를 사용하여 증착한 박막과 비교하여 약 의 계면 산화막이 감소하, 50%

였다 아래 그림에서 보듯이 산소 없이 증착한. , HfO2 박막의 누설전류밀도는 같은 에서CET

SiO2보다 약 차수정도 낮다 추후의 연구는 이렇게 얻어진 박막을 이용하여3 . MOS

를 제작 평가할 계획이다transistor , .

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활용에 대한 건의5.

- HfO2 와 HfSiO4 박막제조 공정에 대한 기술이전 가능

기초 연구 결과를 이용하여 타 개발과제로 연계시켜 추가 연구가 가능하며 나아가서는-

기업의 연구로 전개가능

특허 출원시 기술결과에 따라 직접기술이전으로 연계가능-

기대효과6.

교육적 측면-

기술의 습득과 공정변수 조절에 따른 박막성장기구 및 박막특성의 학문적 고찰PECVDㆍ

등 분석장비의 사용방법의 습득과 분석이론의 이해와 분석 기법XPS, AES, SIMS, TEMㆍ

의 습득

유전특성 및 전기적 특성분석과 분석장비의 분석기법의 습득ㆍ

논문작성 및 발표 경험 습득ㆍ

기술적 측면-

새로운 HfOㆍ 2 와 HfSiO4 박막의 제조 방법의 기초자료 확보PECVD

HfOㆍ 2 와 HfSiO4 박막 제조용 장비개발기술의 자료확보PECVD

법에 의한PECVD HfOㆍ 2 와 HfSiO4 박막제조의 공정기술 확보에 의한 세계적인 경쟁력 확

보

경제 산업적 측면- ㆍ

장비 개발기술의 기업이전PECVDㆍ

물질 및 공정기술의 기업이전으로 적용의 경쟁력 증대CMOSㆍ

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SUMMARY

영문요약문( )

1. Title

New gate dielectrics materials-HfO2 and HfSiO4

2. Purpose and importance of research

- Fabrication and electrical properties of new gate dielectrics HfO2 and HfSiO4 thin

films by PECVD for MOSFET

- Establishment of thin film process

- Device application

3. Substance and sphere of research

year Substance and sphere of research

1st

year

PECVDE system of modification for new gate dielectrics HfOㆍ 2

and

HfSiO4 thin films

HfOㆍ 2 와 HfSiO4 공정 변수 연구 및 증착 특성 연구PECVD

HfOㆍ 2 와 HfSiO4 박막의 물성 연구

미세구조 전기적 특성 유전특성 누설전류특성 등( , ( , )

HfOㆍ 2 와 HfSiO4 계면 특성연구 등/Si (interface trap density )

2nd

year

HfOㆍ 2 와 HfSiO4 박막의 열처리 효과 및 열적 안정성 연구

HfOㆍ 2 와 HfSiO4 박막의 구조 적용 특성 연구MOS

HfOㆍ 2 와 HfSiO4 박막의 기술 연구dry etching

4. Research results

Hafnium oxide thin films for gate dielectric were deposited at 3000 on p-type Si℃

(100) substrates by plasma enhanced chemical vapor deposition (PECVD) and

annealed in O2 and N2 ambient at various temperatures.

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As-deposited HfO2 films showed an almost amorphous structure, but samples

annealed at 800 in O℃ 2 showed an increase of crystallinity compared with those in

the N2 ambient. The flat-band voltage shifts and interface trap densities of HfO2

capacitors annealed in an O2 ambient are larger and lower than those in N2

ambient, respectively. Interface trap densities of HfO2 thin films annealed at 800℃

in O2 were about 5.5 × 1011cm-2eV-1. The capacitance equivalent oxide thicknesses

of HfO2 thin films annealed at 800 were approximately 30 independent of N2℃ Å

and O2 ambients. Hysteresis of as-deposited gate dielectric was quite large, but

that of gate dielectric annealed at 800 in O℃ 2 and N2 ambients was reduced to a

negligible level of about 20 mV without increase of the equivalent oxide thickness.

The leakage current densities of HfO2 thin films annealed at 800 in O℃ 2 and N2

ambient were about 8 × 10-5 and 3 × 10-6 A/cm2 at -1 V, respectively.

The HfO2 thin films for use in gate dielectric applications were deposited at 300℃

onto p-type Si (100) substrates using Hf[OC(CH3)3]4 as the precursor in the

absence of oxygen by plasma-enhanced chemical vapor deposition. The HfO2 films

deposited in the absence of O2 show excellent electrical properties such as low

capacitance equivalent thickness (GET), good thermal stability and low charge

trapping. The as-deposited films have an interfacial layer of approximately 10 in

thickness, resulting in a decrease in the thickness of the interfacial layer by about

50% compared to films deposited in the presence of oxygen. The leakage current

density of HfO2 films was approximately 3 orders of magnitude lower than an

electrically comparable SiO2 at the same GET. The improvement of electrical

properties can be attributed to the decrease in the SiO2 interfacial layer. The

thickness of the interfacial layer can be controlled by deposition in the absence of

oxygen after evacuation of the reaction chamber by means of an ultra-high vacuum.

5. Proposal for application

- Transfer of technical know-how for fabrication process of HfO2 and HfSiO4 thin

films

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6. Effect of expectation

- Finding of PECVD technique

- Finding of use of analysis equipment

- Finding of paper and presentation

- Fabrication technique of HfO2 and HfSiO4 thin films by PECVD

- Transfer of technical know-how for development of PECVD system

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CONTENTS

Chapter 1 - Introduction and background

1 - Scaling trends of MOS technology

2 - Conventional oxdie technologies

3 - Recent research on high-k gate dielectrics

Chapter2 - Experimental

1 - HfO2 deposition process

2 - Gate electrode process

3 - Analysis method

Chapter 3 - Results and Discussion

1 - Hf[OC(CH3)3]4 + O2 + Plasma HfO→ 2 + By Product

2 - Hf[OC(CH3)3]4 + Plasma HfO→ 2 + By Product

Chapter 4 - Conclusion

References

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목 차

제 장 서론 및 이론적 배경1 -

제 절1 - scaling trends of MOS technology

제 절2 - Conventional oxdie technologies

제 절3 - Recent research on high-k gate dielectrics

제 장 실험방법2 -

제 절1 - HfO2 deposition process

제 절2 - Gate electrode process

제 절3 - Analysis method

제 장 실험결과 및 고찰3 -

제 절1 - Hf[OC(CH3)3]4 + O2 + Plasma → HfO2 + By Product

제 절2 - Hf[OC(CH3)3]4 + Plasma → HfO2 + By Product

제 장 결론4 -

참고문헌

첨부 : 붙임 제 호서식1. 8

연구비 사용실적보고서 최종년도 차년도 차년도 순으로2. ( , 2 , 1 )

논문 레벨 이상 및 지적재산권 증빙서류3. (SCI )

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제 장 서론 및 이론적 배경1 -

제 절1 - Scaling trends of MOS technology

기술의 성공적인 스케일링은 지난 년 동안 반도체 산업 발전의 주요 구동력이 되었MOS 40

다 그러나 소자의 크기가 영역으로 축소됨에 따라 소자의 스케일링은 거. sub-micron , MOS

의 모든 제조 공정상 중요한 문제로 부각되고 있다 다음은. sub 100 nm technology node

를 위한 에서 심각한 기술적 문제들을 열거하였다front end process .[1]

1) Alternative gate dielectric;

Effective oxide thickness < 1 .2 nm

Low leakage current (1 A/cm2 for high performance logic. 1 mA/cm2 for system

LSI)

Control dopant penetration

Optimal channel mobility > 95 % of SiO2

2) Ultra shallow junction

Contact resistance < 300 / and < 30 nm junction depthΩ □

Low series resistance < 10 % of channel Rs

Contact suicide with Rs K 6.0 / for 25 nm silicideΩ □

3) Scaled CMOS structure fabrication

Electrode material with low sheet resistance 4-6 /Ω □

Gate CD control

Raised source/drain

Replacement gate process flow

Halo/pocket implantation optimization

Overall thermal cycle control

Low threshold voltage with high lon/loff ratio

위에 열거한 기술적 장벽 가운데 소자에서 가장 중요한 부분을, gate dielectric MOSEFT

차지하고 있기 때문에 이 최근 가장 많은 관심을 끌고 있다alternative gate dielectric .

에 의하면 을 가진SIA roadmap equivalent oxide thickness (EOT) < 12 gateÅ

은 를 사용할 년경에 필요한 것으로 예상된다 표dielectric 100 nm technology node 2005 (

의 경우 이하의 이 요구되어진다1.1). 70nm technology node , 10 gate dielectric .Å

의 물리적 두께가 이하로 스케일링이 되면 때문에SiO2 20 , direct tunneling current gateÅ

가 빠르게 증가한다 또한 의 경우 와leakage current . PMOSFET , Boron penetration effect

같은 중요한 문제가 발생한다 는. high leakage current standby power, operation speed,

와 같은noise margin of CMOS inverter[3], heat dissipation control, reliability circuit

의 사양을 감소시키기 때문에 는 로써 더performance , conventional oxide gate insulator

이상 사용할 수 없게 된다.

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Table 1.1 Scaling trend of front end process, International Technology roadmap for

Semiconductor, 1999 edition

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이런 문제점의 해결방법은 SiO2 보다 높은 유전율을 가진 을 사용하는 것이gate dielectric

다 은 년부터 을 사용할 것으로 예상하고 있다. SIA roadmap 2005 high-k gate dielectric .

을 사용하는 기본적인 아이디어는high-k material SiO2의 보다 더 낮direct tunneling limit

은 를 유지하는 동안 를 감소시키기 위해 를 증가EOT leakage current physical thickness

시키는 것이다.

그러나 이 사용되는 시간적 한계성 때문에alternative gate dielectric , SiO2 사용의 확장을

위한 일반적인 접근이 반도체 회사들에 의해 적극적으로 수행되고 있다 최근. Advanced

에서는 에 사용될 아주 얇은Micron Device (AMD) gate dielectric SiO2의 는 두reliability

꺼운 SiO2 보다 더 좋은 특성을 보이며 까지 스케일링 할 수 있다고 보고하고 있, 12Å

다 또한 의 발전은 응용의 경우 앞에서 기.[5]. circuit technology high performance logic

대되는 요구사항 (< 1 A/cm2 보다 더 높은) gate leakage current (< 100 A/cm2 까지도)

적용할 수 있다 그러므로 으로 사용될.[6]. gate dielectric SiO2의 실제적인 scaling down

은 아직 명확하지 않다.

위의 결과들로부터 의 적용은 의 예상으로부터, high-k gate dielectric SIA roadmap 70nm

에 사용될 것으로 여겨진다 의 경우technology node . 70nm technology node , SiO2를 10

이하로 하는 것이 불가능하기 때문에 이하의 를 가진scaling down , 10 EOT high-kÅ Å

이 적용될 것이다 을 갖는 은gate dielectric . EOT 10-15 high-k gate dielectric 100nmÅ

에서 에 적용될 가능성이 있다 비록technology node low power device . high-k gate

의 사용이 지연되더라도 조만간 이dielectric , high-k gate dielectric gate dielectric

의 해결 방법이 될 것이다 그러므로 평가의 연구초점material . alternative gate dielectric

은 를 이하로 시켜야하며 또한 을EOT 10 scaling down , high-k gate dielectricÅ

소자에 적용시켜 그 특성을 평가하여야 한다MOSEFT .

제 절2 - Conventional oxide technologies

년대에 의 첫 등장 후 산화물은 낮은 누설전류 우수한 열적 안정1960 MOSEFT [7], silicon ,

성 낮은 표면상태밀도 그리고 우수한 와 같은 두드러진 유전적 특성 때문, , diffusion barrier

에 로써 년 넘게 사용되었다gate insulator 30 .

에서 의 크기가 작아짐으로써 높은 구동전류 그리고MOSFET gate channel charge, [8],

과 적은 그리고drain induced barrier lowering DIBL) short channel effects[9, 10]

성능을 저해시키는 등 우수한 조절을 위해서 더 얇은MOSFET punchthrough[11] , gate

이 요구되었다source/drain junction .

하지만 앞 에서 말한 것처럼section SiO2의 본격적인 은 매우 어려운 도전이다 이scaling .

러한 한계를 극복하기 위한 방법으로써 multiple threshold scheme, SiGe technology,

와 같은 대안의 기술을 사용하여 의 성능을 얻는SOI device, copper interconnect device

다. Multiple Vth 은 보다 적은 를 위해서 두터운 산화물을scheme speed-sensitive circuit

사용하여 원하는 를 보완할 수 있다reliability .[12].

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공정은 활성화 온도와 문제를 감소시킬 수 있SiGe gate gate dopant dopant penetration

고 은 와 성능향상은 을 줄이고 그리하여 유SiGe channel device nMOS device burden gate

전체 크기의 느린 감소를 돕는다.

다른 방법은 새로운 공정에 의한 SiO2의 순도 향상이다 대량으로 질화된 고순도의 산화물.

성장을 위한 공정은 SiO2의 의 향상 과 의 감reliability , leakage current boron penetration

소를 위해서 많이 연구되어왔다 이러한 영역에서 최근 발전이 이루어졌다. .

는 의 매우 빠Jet vapor deposited (JVD) nitride light gas delivering depositing species

른 를 이용하여 증착된다 이런 공정으로 증착된 는 실제로 박막에 많은 양의inject . nitride

산소가 포함되어 있다 하지만 전체적으로 의 유전상수는 이고. JVD nitride ~6.5 leakage

는 같은 에서current EOT SiO2보다 약 가 작다 는 순수한2~3 order . JVD nitride JVD

nitride, SiO2 와 같은 다양한 구조적 변화와/JVD nitride stack, JVD nitride/high-k stack

함께 연구되었다 를 이용하여 얻어진 가장 낮은 는 이다 또한[15]. JVD nitride EOT 19 .Å

공정에서 입자 조절에 관계한다JVD .

산화물은 와 하에서 같은 시간에In-situ steam growth (ISSG) 10 Torr 950 H℃ 2와 O2가

주입되는 공정에 의해서 성장한다wet oxidation . H2는 더 많이 발생하는 산소 라디칼에

의해서 성장을 향상시킨다 그리고 산화물의 순도는 산화물에서. ISSG H2의 농도가 증가함

으로써 향상되었다 산화물은 우수한 와 와 같은 확실한 특성을 보였다 하. ISSG SILC QBD .

지만 높은 성장속도는 아직까지 의 둘레가 로 한계이다EOT scaling ~20 [16].Å

질화물은silicon Ar/N2/H2 분위기에서 고밀도 과 같은 다른 방법으로 증plasma nitridation

착되었다 이 실험에서 전자에너지는 보다 작고 밀도는. 7eV plasma 1012cm-3이상이다.

는 낮은 증착온도 소량의 낮은silicon nitride (~400 ), dopant penetration (20 ),℃ Å

그리고 우수한 와 같은leakage (0.1times of JVD nitride at 21 ) reliability JVD nitrideÅ

의 여러 장점들이 보고된 이러한 방법으로 증착되었다 유사하게 을 사용[17]. , ECR plasma

한 라디칼 은 낮은oxynitridation leakage(0.11 times of SiO2 과 높은at 15 ) reliablilityÅ

를 가진 를 증착할 수 있다ultrathin SiON layer(~15 ) [18].Å

가장 최근의 연구들 중에 하나는 로 작동할 수 있는 의50nm gate length transistor 12Å

산화물의 연구이다 이러한 최근의 공정 때문에 실제로[5]. SiO2의 한계는 아직까지scaling

논쟁이 있다 요약하면 특별한 적용에 의존하는. reliability limitation, podant penetration,

그리고 은gate leakage SiO2한계에 의존될 것이다 하지만. SiO2 또는 Si3N4에 기초하는

유전체는 이하로 크기를 줄일 수 없고 유전체는 그때에 명확하게gate 10 high-k gateÅ

필요한 것이다 다음 에서는 유전체에 관한 최근의 연구를 설명할 것이. section high-k gate

다.

제 절3 - Recent research on high-k gate dielectrics

많은 물질들이 대체 유전체로써 제시되었다high-k gate . CeO2, Y2O3, Al2O3, Ta2O5,

Pr2O3, ZrO2, HfO2, TiO2, SrTiO3, BaSrTiO3 가 물질들의 부분적인 목록이다 대체. high-k

유전체로써 논문에서 좀 더 구체적으로 제시된 목록을 에 요약했다 에Table 1.2 . Table 1.2

서 보여지는 것처럼 대체 유전체 물질이 많이 제시되었지만 단지 몇 개만이gate MOS

특성을 가졌다고 보고되었다capacitor .

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은 와 최근 발표에서 보고된 를 요약한 것이다 비록 다른 전Fig 1.1 leakage current EOT .

극과 유전체 물질이 각각 실험에 사용되었지만 그래프 상에서 보여지는 것은 어떤 특정한

크기만 보여주는 경향이 나타났다.

처럼 발전 경향은 유전체를 손실전류가Fig 1.1 gate EOT< 8 , 1A/cmÅ 2 이하로 향상시킬

수 있음을 나타낸다 비록 많은 다양한 물질들이 에 제시되었지만 대부분의 발표. Table 1.2 ,

가 를 포함한 물질에 관한 것이다 다른 물질의 경우 많은 가 유Hf, Zr, Ta, Ti . candidates

전상수 좋은 열적 안정성 즉 감소나>20, band gap>5eV, barrier height>1.5eV, ,

에 저항하는 것과 같은 간단한 최소한의 요구를 만족하지 못하기 때문에silicidation

로 줄이는 것은 쉽지 않다EOT

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은 를 감소시키기 위해 의 를 이Hubbard et al metal oxide silicidation Gibbs free energy

용하여 실리콘과 결합한 여러 개의 높은 를 가진 물질의 열적 안정성을 연구했다 다K [90].

행히도 이 작업을 통해 CeO2, Y2O3, Al2O3, ZrO2, HfO2를 제외한 높은 를 가진 물질과 몇K

몇의 가 열적으로 불안정하고 고온 공정에서 나 낮은 의 계면층을Lantanide oxide silicide K

형성한다는 것을 알아냈다 비록 매우 얇은 층 이나 표면 이 불. barrier [28] nitridation[60]

안정한 물질의 계면 반응을 방해할 수 있긴 하지만 이런 방법은 단층 물질을 사용하는 것보

다 더 적은 양이다 왜냐하면 복잡한 공정을 첨가하고 두께의 한계를 부과했기 때. scaling

문이다 복잡한 공정을 피하기 위해 에서 차원계의 의 배제가 바람. Table 1.2 3 metal oxide

직하다고 가정하면 대체 유전체 사용에 지원하는 물질은, gate ZrO2, HfO2, La2O3 그것들,

의 와 같이 작은 양의 원계 로 줄일 수 있다 따라서 최근에는 많은silicate 2 metal oxide .

연구자들이 ZrO2, HfO2 그것들의 등 남아있는 선택에 중점을 두기 시작했다, silicate films .

과 은 칼럼 성분이며 둘 다 화학적 성질이 비슷하다 생성열은Zirconium hafnium IVA . HfO2

가 이고271 kcal/mol ZrO2가 이다 밴드갭은262kcal/mol [34]. HfO2가 이고5.68eV[33]

ZrO2가 이다 이런 수치는 적당한 높이를 얻는데 충분하다5.16eV[75] . barrier . HfO2는

native SiO2를 HfO2 형태로 줄일 수 있다 다른 와 달리. silicate HfO2는 쉽게 산화된다

[34]. HfO2의 유전상수는 약 이고30 ZrO2는 이다 또한25 . HfO2는 높은 밀도 로(9.68g/cm)

보아 불순물의 확산에 잘 저항할거라 예상된다 게다가[44]. HfO2는 어떤 물질 없이barrier

n+ 과 일치한다고 언급된 첫 번째 물질이다 많은 신뢰성 있는 성질이Polysilicon [40, 43].

이미 언급되었음에도 불구하고 유전체로서의thin gate ZrO2, HfO2의 전기적 특성은 아직

자세히 알려지지 않았다.

서두의 이런 의 조사는 양 이 낮은 손실 전류 좋은 계면 특성films films , (Dit ~ 10

11ev-1cm-2 그리고 유전체 수명이 약 년 이상이라는 믿음만한 특성을 가졌다는 것을), 10

나타낸다 이런 성질들은[37]. HfO2를 대체 유전체 사용의 유망한 후보중의 하나로 만gate

들었다 첨가된. HfO2의 물리적 특성은 에Table 1-3 SiO2와 다른 높은 를 가진 물질의 특K

성과 함께 요약되어 있다 이 작업은 증착의 발전 과정과 을 만. hafnium oxide MOSFSET

드는데 집중된 기술에 초점을 맞춘 것이다.

- 18 -

Fig. 1.1 Leakage current measured at ±1V vs. EOTpublished

in the literature for various high-k gate dielectrics.

- 19 -

Table 1.2 The list of high-k gate dielectric candidate materials referred

in the literature. general reference can be found in ref. 19.

- 20 -

Fig. 1.2 Band alignment of high-k materials. (a), (b) defines

the barrier height for electron and hole respectively.

- 21 -

Fig. 1.3 Correlation between dielectric constant, bandgap, and leakage current of

alternative gate dielectrics. Leakage current was calculated at EOT=10 , Vg=+1 V.Å

- 22 -

Table 1.3 Material properties of high-k materials. Thermal expansion

coefficient of silicon = 2.6×10-6 K-1. Lattice constant of silicon = 5.43Å

- 23 -

제 장 실험방법2 -

제 절1 - HfO2 deposition process

본 연구에서 사용된 HfO2 박막을 제조하기 위해 사용되어진 장비의 개략도는PECVD Fig.

과 같다 내부는 평행한 와 부분이 평행을 이루고 있으2.1 . chamber 5 inch heater shower

며 로 제작되었다 로부터의 반응가스의 분사방식은 시편과 수직형, stainless steel . shower

이며 간격은 로 고정하였다 또한 위에 놓여있는 시편의 온도는 열전대, 4cm . heater K-type

를 사용하였으며 반응이 일어나는 시편 바로 위의 온도를 정확히 측정하기 위해 와, heater

실험에 사용된 시편과 동일한 시편 위에 열전대를 동시에 고정시켜 온도를 보정하였고, PID

를 사용하여 온도를 제어하였다 내의 일정한 압력유지를 위해서controller . chamber rotary

진공펌프와 오일학산 펌프를 사용하였으며 내의 압력은 사의, chamber Gramville-phillips

와 를 사용하여 측정하였series 275 digital readout convectron vacuum gauge ion gauge

으며 증착시 압력은 오일 확산 펌프와 사이에 위치한 로 조절하였, chamber throatle valve

다 플라즈마는 의 를 사용하였다. 13.56MHz RF Generator .

본 연구에서 HfO2박막을 증착하기 위해 사용된 로는precursor Hf(OC(CH3)3]4를 사용하였

다 이 금속 유기 화합물을 에 넣고 온도까지 온도를 가열하여 시킨. bubbler bubbling vapor

후 인 에 의해carrier gas Ar(99.999%) O2 와 함께 내로 이동 시켰다(99.999%) chamber . Ar

과 O2의 정확한 유량조절을 위해 를 사mass flow controller (Unit, model UFC-1100A)

용하였다 반응 가스를 내로 운반할 때 응축을 방지하기 위해서 에서. chamber bubbler

에 이르는 모든 부분의 을 을 사용하여 온도보다 높게chamber line heating line bubbling

유지시켜 주었다.

Pt/HfO2 구조를 위한/Si(MOS) Capacitor HfO2박막의 특성평가를 위하여 사용되어진 기판

은 을 사용하였다 기판 위에 생성된 를 제거하기 위해p-type Si(100) . Si native oxide RCA

과정Cleaning(Phirana, Standard Cleaning 1, Standard Cleaning 2, Dilute HF dippiing)

을 거쳤다 방법은 다음과 같다 세정용액. RCA Cleaning . Piranha (H2SO4:H2O2=4:1,

은 웨이퍼 표면의 유기 오염물을 제거하기 위해 사용된다 이 공정은 고온에서90-130 ) .℃

사용하기 때문에 과산화수소의 분해가 급격히 일어난다 따라서 세정 용액이 매우 불안정하.

고 세정 용액의 이 약 시간 정도로 매우 짧다 세정 용액life time 8-12 . SC1

(NH4OH:H2O2:H2 은 웨이퍼 표면의 파티클과 유기 오염물을 가장 효과적으로 제거O=1:1:5)

할 수 있다 세정용액은 과산화수소에 의한 산화반응과 암모니아에 의한 에칭 반응이. SC1

동시에 일어나기 때문에 두 용액의 농도비가 매우 중요하다 암모니아는 웨이퍼를. Si

에칭시키고 에칭 속도가 매우 크다 따라서 과산화수소에 의한 표면 산화가 웨anisotropic .

이퍼 표면의 를 감소시키는 역할을 한다 하지만 세정 용액은 낮은roughness . , SC1 redox

에 의해 오염의 근원이 되기 때문에 반드시 세정 용액을 함께potential trace metal SC2

사용하여야 한다 세정 용액. SC2 (HCl:H2O2:H2 은 용액에 이어 천이성 금속O=1:1:5) SC1

오염물을 제거하기 위해 사용하고 있다 용액에서 오염된 금속 불순물은 보다 전기. SC1 Si

음성도가 높아 으로부터 전자를 빼앗아 전기화학적으로 반응하여 표면에 오염된다Si .

- 24 -

이런 금속 불순물을 제거하기 위해 보다 전기 음성도가 큰 용액이 사용되어야 한metal SC2

다 대부분의 금속 오염물들은 희석시킨 염산만으로도 제거가 가능하다 하지만 전기 음성. .

도가 큰 은 희석시킨 염산만으로 제거하기 어렵기 때문에 염산과 과noble metal (Cu, Au)

산화수소가 혼합된 세정 용액으로 제거가 가능하다 가 로부터 전자를 빼앗아 웨이퍼. Cu Si

표면위에 오염된다 하지만 전기 음성도가 큰 과산화수소나 오존에 의해 전자를 빼앗기고.

다시 는Cu Cu2+이온으로 존재해 용액으로 녹아나오게 된다 그와 동시에 웨이퍼도 산화. Si

되어 의 재오염을 방지하게 된다 세정 용액은 세정 공정 중 가장 마지막 단계에Cu . DHF

하는 공정으로 여러 세정 공정 중 생성된 나 내에 포함된 금속 오염물chemical oxide oxide

을 효과적으로 제거할 수 있다 후 실리콘 웨이퍼 표면의 접촉각은 약. HF last cleaning

를 나타내고 이 경우 표면이 된다 후 고순도 질소72° H-termination . H-termination

이상 로 불어낸 후 에 장입하였다 장입시킨 후 내를 가스(99.999% ) chamber . chamber Ar

로 회 한 후2~3 purging 1×10-5 까지 초기 진공을 만든 후 시편을 가열하였다 원하는Torr .

증착온도가 되면 그 온도에서 약 분간 유지하여 기판 전체에 열적 평형 상태가 되도록10

한 후 반응기체를 유입하여 증착을 시작하였다 증착이 끝나면 를 진공 분위기로. chamber

만든 후 냉각하였다 이때 얻어진 박막은 유전특성을 향상시키기 위하여. Rapid Thermal

를 이용하여 열처리를 하였다 개략도는 에 나타내었다Process . RTP Fig. 2.2 . HfO2박막을

제조하기 위한 실험을 조건 및 열처리 조건은 에 나타내었다Table 2-1 .

제 절2 - Gate electrode process

위에서 얻어진 박막들의 전기적 특성을 평가하기 위해서는

구조로 이루어져야 하는데 그러기 위해서는 박막을 증MOS(metal-Oxide-Semiconductor)

착후 전극을 증착하여야 한다 얻어진 모든 박막들은 리소그라피공정과 법을gate . lift-off

이용하여 에서 보듯이 세가지 크기의 전극을 형성하였다 상부전극은Fig. 2.3 Pt top . Pt

법으로 제조하였으며 이때의 증착조건은 에서 보였다 상부전극의DC sputtering Table 2.2 .

두께는 로 고정하였다 후의 실제 구조의 를100 nm . lift-off capacitor top electrode Fig.

에 나타내었다 열적 안정성을 확인하기 위해서 는 질소분위기 에서2.3 . Pt gate 800~1000℃

초 동안 열처리하였다30~60 .

- 25 -

Fig. 2.1 The schematic of PECVD

- 26 -

Fig. 2.2 The schematic of RTP

- 27 -

Table 2.1 Deposition conditions of HfO2 on Si substrates by PECVD

Deposition Parameters

Deposition temperature 200~400℃

Deposition pressure 0.5~2 Torr

RF Power 40 W

Bubbling temperature of Hf source 30℃

Ar gas flow rate for Hf delivering 10~100 sccm

O2 gas flow rate 0~100 sccm

Deposition time 5~30 min

Substrates p-type Si(100)

Post deposition annealing atmosphere O2 and N2

Post deposition annealing temperature

and time

500~800℃

1 min~ 10 min

- 28 -

Table 2.2 Sputtering condition of Pt gate electrodes.

Base pressure 5×10-6 torr

Working pressure 10 mtorr

Power 10 W

Substrate temperature R.T.

Pre-sputter time >10 min.

Fig 2.3 Real size of gate electrode for electrical measurement.

- 29 -

제 절3 - Analysis method

증착된 박막의 결정 구조를 분석하기 위하여 X-ray diffractometer(XRD, Rigaku

를 이용하였고 이때 사용된 타켓 및 필터는 와 이었다 시편의 회전각도는D/MAX-RC) Cu Ni .

로 고정하여 측정하였다 증착층의 두께와 미세조직 관찰을 위해서4°/min. . Transmitted

을 사용하였고 표면의 확Electron Microscopy(TEM, CM20T/STEM, Philips) roughness

인을 위해 를 이용하였으며 이때Atomic Force Microscopy(AFM, AUTOPROBE CP) scan

는area 1×1 ㎛2이었다 박막의 깊이에 따른 조성변화 및 계면특성을 조사하기 위하여.

을 이용하여 분석하였다Auger Electron Spectroscopy(AES, VG Scientific co.. 310-D) .

본 연구에서 사용된 HfO2박막의 전기적 특성은 구조에서 행하였으며MOS capacitor

특성 특성capacitance-frequency(C-F) , capacitance-voltage (C-V) , Interface Trap

특성은 를 이용하였다 분석에서Density HP 4194A impedance gain phase analyzer . C-V

주로 사용된 주파수는 였고 는 이었다10~1000 kHz , oscillation voltage 10 mV .

특성은 와current-voltage HP4145B semiconductor parameter analyzer Keithley 617

를 사용하였다electrometer .

분석은Capacitance-Voltage electrical thickness, flat band voltage, charge trapping

같은 여러 가지characteristics, mobile ion contamination, and interface state density

유전적 성질의 특성을 나타내기에 유용한 방법이다 공교롭게도 매우 얇은 유전체의. C-V

측정의 정확도는 잔류하는 에 의해 낮은 값을 갖게 된다 측정된leakage current . C-V

의 분석은 와 같은 정확한 유전 특성을 포함하도록 수정해야 한다 그러므로 여curve EOT .

러 측정 방법들은 값을 보정해 주거나 한정된 분야에서만 적용된다error . highly leaky

에서 를 사용한 는 나 그림film HP4194A impedance analyzer capacitance Fig 2.4(a) Fig

와 같은 형태의 직렬형태 또는 병렬 형태의 모델이 있다 이것은 기생하는 저항의 효2.4(b) .

과로 높은 누설 전류 영역에서 중요한 의미를 갖기 때문이다. HP4194A impedance

나 측정값을 해석하기 위해 내부적으로 을 사용한 다른analyzer two-component model

측정장비에 의해 측정된 의 값은 외부적으로 보정을 필요로capacitance capacitance error

한다 실험적인 로부터 실제의 유전 를 알아내기 위해 몇 가지 방법. capacitance capacitance

들이 대해 제안되었다 의 가장 간단한 접근이 의. leaky capacitor Fig 2.4(c) there

이다 등은 와 같은 의 사용 방component model . Yang Fig 2.4(c) tree component model

법에 대해 제안했다 이 방법에서 이상적인 는 두 주파수에서 측정된 병렬행태. C-V curve

의 로부터 얻어진다 반면에 병렬 를 사용해 측정된 값capacitance [91]. model capacitance

은 에서 종종 작게 나타나는데 이것은 에서 중요한strong accumulation region , leaky film

한계로 작용한다 등은 을 제안했다 이 방법에서 유. Barlarge multi component model [92].

전체의 전기적 두께는 을 사용해 측정된multi-component transmission line circuit model

로부터 나타낼 수 있다 그러므로 정확한 은 의C-V curve . fitting 9 SiOÅ 2에서도 증명할 수

있다 반면에 이 방법은 평범한 방법으로 하기엔 매우 복잡하다 등이. monitoring . Hauser

제안한 다른 방법은 무시할 수 있는 를 갖는 고주파 영역에서 측정된leakage current gate

의 값이다 이 방법은 좋은 평가를 받았지만 확실한bias region C-V curve [93]. gate bias

범위에선 가능한 를 주의 깊게 피해야만 한다 주변에서 측정된 낮은error . zero bias C-V

주파수를 이용한 방법은 효율이 낮다 왜냐하면 이 방법은 계면상태와 그것이. highly leaky

을 위한 낮은 주파수 를 얻기가 매우 어려움에 기인하는 를 측정할 수 없다film curve error

- 30 -

[94].

- 31 -

를 이용한 위에서 언급한 것에 따르면Series mode capacitance three component model ,

전류손실이 매우 높을 때 가 보여주는 것처럼 더욱 정밀한 특성을 나타내, Fig 2.4(c) C-V

기 위해 적어도 이 필요하다 다른 주파수에서 측정된 개의three components model . 2

가 필요하기 때문에 의 방법은 매우 얇고 손이 덜 가는 을 위해서는 효C-V curve Yang film

율이 적다 이 부분에서 첫 번째 접근 방법은 추후에 제안된 측정에서 실험적. , C-V curve

를 줄인다 이 방법은 측정에서 기생하는 저항의 효과들의 부가적인 인식을 제공error . C-V

한다 제안되어진 방법의 기본적 이론은 기생 저항에 의해 발생되는 를 처리함으로써. error

주어진 주파수에서 측정된 로부터 진성 를 뽑아내는 것이다 동등capacitance ‘ ’ C-V curve .

하게 함으로써 에 있는 로부터 반응값을 획득한다, Table 2.3 two, three component model .

단순한 관계는 유도할 수 있는 척정된 로부터 진성 를 뽑는다 식capacitance ‘ ’ capacitance .

에서(1) Cseries는 측정된 값이고 는 진성 이다 추가적인 식은 전류손실에서C ‘ ’ capacitance .

기인하는 두 번째 를 보여준다error .

병렬저항 Rp는 에 의존하는 저항을 보여준다gate bias . (i.e. Rp는 유전체의 전류손실과 관

계되어 있다 전류손실이 눈에 띄게 증가하기 때문에 로써 증가. , (i.e. gate bias ), Rp는 감소

하고 직렬 는 감소한다 병렬모드 의 용어는 진성, mode capacitance . capacitance error ‘ ’

에 의해 되기 때문에 위에서 언급한 것처럼 전류손실이 매우 높을 때capacitance multiply ,

Cp는 유효 측정 범위 아래까지 떨어진다. Cs와 Cp 는 이 보여주는 것처럼 주curve Fig. 2.5

파수에 따라 매우 다르게 나타난다. Cs의 경우 측정 주파수가 감소할 때 큰 전류 손실에, ,

의해 발생되는 가 더욱 현저히 나타난다error . Cp의 경우 상황이 바뀌어 낮은 주파수, i.e.

가 더 좋은 결과를 준다 하지만 낮은 주파수에서 에 의해 생성되는 에. interface trap noise

기인하여 Cp 값의 정확성은 감소할 것이다 그러므로 직렬 가 높은 주파. , mode capacitance

수에서 측정하는 것은 더 안정하게 하기 위해서이다 덧붙여서 이 이론적 해석leaky films . ,

에서 유전체의 전기적 두께는 아래의 단순한 에서model Rs와 Rp를 이용한 를C-V curve

측정함으로써 유도될 수 있다 식 에서. (1), (2) Rs와 Rp는 알지 못하는 값이다. Rs는 상수에

가깝고 에 의존하기 때문에 실험적으로 결정된 값은 초기 추측으로 사용되어진다, bias , .

의 는 일반적으로 약 이고 는 약 이다epi-wafers Rs 80 cm , non-epitaxial wafers 850 cmΩ Ω

이 연구에서 우리는(Fig. 2.6). , Rp에 의존하는 를 예측하는 단순한 관계를 이용했다bias .

- 32 -

이 식의 에서 병렬저항은 전류 손실에 비례한다 그러면 이 이론적인 는model . C-V curve

방법을 사용한 식 식 를 이용하여 측정된least square regression (1) (or (2)) Cs (or Cp)

에 의해 알맞게 된다curve . Rp, Rs 기판 농도 그리고 를 위해 상응하는 산화물, doping , C

두께를 위해 맞추어진 변수는 와 이다 일반적으로 와 는. 10α β α β -5 그리고 를 갖는다, 0.75 .

진성 는 실험적인 로부터 측정된 에 의해 얻어진C-V curve C-V curve flat band voltage

다.

실험적인 에서 최상의 값을 주는 이 변수들을 결정한 후 이 변수들의 유효성은 다른curve ,

주파수들에서 측정된 실험적인 와 와 비교에 의해 측정된다C-V modeled C-V curve . Fig.

은 다른 주파수에서 측정된 가 에서 측정된 로부터 유도된2.7 C-V curve 1MHz C-V curve

변수의 사용에 의해 예측될 수 있음을 보여준다 그러므로 이 단순한 실험실 경험적인. ( )

은 전류손실에 의한 를 매우 잘 예측할 수 있다 이 결과는 높은 에서model error . gate bias

Cs가 증가하거나 혹은 높은 주파수에서 Cp가 감소하는 것이 유전체의 진성 분산이 아닌 기,

생 저항에 의해 발생되어진 때문인 것을 보여준다 의 에 이 기술error . Fig 2.4 C-V curve

이 적용되어질 때 직렬 와 병렬 에 의해, mode C-V curve mode C-V curve(Fig 2.8)

과 사이의 좋은 조화가 획득되어졌다 이 단순한 에서 높은simulation measurement . model

전류 손실에 의한 의 측정 의 대부분을 없앨 수 있었고 의 불규칙한 추정은C-V error , EOT

단일 직렬 측에 의해 얻을 수 있었다 이것의 의 방법보다 더 편리하다 또mode C-V . Yang , .

한 이 결과들은 의 해석에 중요한 의미를 제공한다 첫째로 매우 얇은 유전체의C-V curve .

분산은 기생하는 저항의 효과가 거의 없는 에서 측정되어야 한다 두 번째로 병렬low field . ,

형태의 는 고주파에서 진성 로부터 벗어날 수 있다 그러므로capacitance capacitance . low

영역에서 에 좀더 낳은 추정치를 갖는 직렬 가 좀더 유용하다 세번째bias leaky film mode .

로 측정값의 정확성을 향상시키기 위해 예를 들어 된 기판의 사용이다, C-V , doping .

을 향상시킨 경우에선 직렬 저항의 최소화가 필요하다 계면 상태는 이 방backside contact .

법의 정확도에 영향을 미칠 수 있다 하지만 이 방법이 계면상태로부터 효과가 있는 낮은.

영역보다 모든 영역을 사용하는 것이 더욱 중요하기 때문에 계면상태에 기filed gate bias

인한 발생 는 의 방법보다 중요성이 떨어진다 마지막으로 로EOT error Hauser . C-V curve

부터 유전체 두께는 에 상응하는 두께 를 포함한다 정확한 유전체 두께capacitance (CET) .

를 얻기위해 양자역학 효과라 불리우는 축적층의 전하 중심으로부터 첨가된 첨가 두(EOT)

께를 로부터 제외해야 한다 일반적으로 와 는 의 차이를 갖는다CET . CET EOT 2~2.5 .(FigÅ

2.9)

- 33 -

Table 2.3 Relations between parameters shown in Fig. 2.4. admittance

Y is the actual parameter measured by HP equipment.

- 34 -

Fig. 2.4 Circuit model showing (a) series model,

(b) parallel model, and (c) three components model.

- 35 -

Fig. 2.5 C-V curves were measured with parallel mode and series

mode at different frequency ranging from 10 KHz to 1 MHz.

- 36 -

Fig. 2.6 Capacitance measured with parallel mode

was simulated with different series resistance.

- 37 -

Fig. 2.7 C-V curve measured with parallel mode at different frequencies.

- 38 -

Fig. 2.8 C-V curves simulated with three components

model for series mode arid parallel mode.

- 39 -

Fig. 2.9 The difference between CET and EOT.

- 40 -

제 장 실험결과 및 고찰3 -

제 절1 - Hf[OC(CH3)3]4 + O2 + Plasma → HfO2 + By Product

은 산소와 질소 분위기 다양한 온도에서 열처리한Fig. 3.1 30 nm HfO2 박막의 x-ray

패턴을 보여주고 있다diffraction (XRD) . ultra-thin HfO2박막의 결정성은 에 의해 나XRD

타낼 수 없기 때문에 으로 사용될 박막보다 더 두꺼운 박막을 사용하였다gate dielectric .

에서 증착된 박막은 단지 한 만 보여주고 있으며 이300 as-deposited broad (111) peak ,℃

것은 박막이 완전히 결정화되지 않았음을 보여주고 있다 그러나 질소분위기나 산소분위기.

에 상관없이 열처리 온도가 이상이 되면 면을 가진 결정600 (110), (-111), (111), (200)℃

화된 이 나타난다peak .

는 산소와 질소분위기에서 에서 분 동안 열처리한Fig. 3.2 800 3 HfO℃ 2박막의

이미지이다 의 두께high-resolution transmission electron microscopic (HR TEM) . 19Å

를 가진 는 증착초기 기판이 산소 분위기에 노출되었기 때문에interfacial layer Si , HfO2와

계면에 형성되었다 산소와 질소분위기에서 열처리 후 의 두께는Si . interfacial layer

박막과 비교하여 큰 변화가 없었다as-deposited . as-deposited HfO2 박막의 두께는 HfO2

가 높은 밀도를 가지고 있기 때문에 산소와 질소 분위기 에서 열처리한 시편에서 감800℃

소하였다. as-deposited HfO2 박막은 거의 비정질 상태를 보여주고 있으나 산소 분위기에,

서 열처리한 박막은 질소분위기에서 열처리한 박막과 비교하여 결정성이 증가하였다 만약.

휘발성 물질이 재료에 존재하지 않는다면 순수한 산화물의 은 산소bulk , densification

의 소멸에 의존한다 산소분위기에서 열철한 박막의 속도는 질소분위vacancy . densification

기에서 열처리한 박막의 경우보다 더 높다 그 결과 결정성이 더욱 증가하였다. .

은 박막내의 을 분석하기 위하여 박막과 산소Fig 3.3 carbon contamination , as-deposited

와 질소 분위기 에서 분 동안 열처리한700 3 HfO℃ 2 박막의 을 보여준AES depth profiles

다 는 낮은 온도에서 증착하기 때문에 유기금속 전구체를 이용하여 방법으. PECVD PECVD

로 증착박막은 이 생길 수 있다 박막 표면에서 의 양은 약carbon contamination . carbon

을 나타냈으나 박막 내부로 들어감에 따라 급격히 감소하였다 박막 표면에10at. % , .

의 양이 많은 것은 시편을 옮기는 동안에 오염된 것으로 여겨진다 비록 낮은 온도carbon .

에서 를 수행하였지만 활성화 된 플라즈마 분위기 때문에 은 전구체로부터PECVD , carbon

분해되었다 박막내의 의 양은 산소와 질소 분위기에서 열처리한. carbon HfO2 박막의 표면

보다 무시 할 정도로 작은 양을 나타내었다.

- 41 -

는 산소와 질소 분위기에서 다양한 열처리 온도에 따라 열처리한Fig. 3.4 Pt/HfO2 구조/Si

의 특성을 나타낸다capacitance-voltage . Pt/HfO2 구조는 전형적인 곡선을 나타/Si C-V

낸다. Pt/HfO2 구조의 는/Si capacitance HfO2 박막의 두께가 감소하기 때문에 열처리 온도

가 증가함에 따라 증가한다. as-deposited HfO2 박막은 분석 결과로부터 화학양론적RBS

조성과 비교하여 과잉의 산소를 포함하고 있다 에서 보여주는 것과 같이 산소. Fig.3.4 (a) ,

분위기에서 열처리한 HfO2 박막의 는 질소 분위기보다 더 크다 높flat-band voltage shift .

은 산소분압에서 열처리한 HfO2 박막 내의 과잉의 산소 양은 를 만들어negative charge

내고 이들은 열처리 온도가 증가함에 따라 증가한다 이 결과부터 가, . flat-band voltage

방향으로 크게 움직인다 질소분위기에서 열처리한 시편의 경우 산소 공급에 의한positive . ,

유효 는 열처리 온도가 증가함에 따라 증가하고 에 의해positive charge negative charge

보상된다.

는 한Fig. 3.5. forming as annealing( 4% H2, 350 , 30 min) Pt/HfO℃ 2 구조의/Si

특성을 보여주고 있다 에 의해 만들어진 분위기이기 때capacitance-voltage . forming gas

문에 산소분압은 약 10-16 이다Torr . HfO2 박막 내의 산소 손실은 forming gas annealing

에 의해 기대할 수 있고 와 산소 또는 질소 분위기에서 열처리한 박막의 과, as-deposited

잉의 산소 양을 감소시킬 수 있을 것으로 여겨진다 그러므로 의 이동은. flat-band voltage

열처리된 박막에서 급격히 감소한다forming gas .

는 산소와 질소 분위기에서 열처리 온도에 따른Fig 3.6(a) Pt/HfO2 구조의/Si capacitance

와 변화를 보여주고 있다equivalent oxide thickness (CET) hysteresis . HfO2박막의 CET

는 열처리온도가 증가함에 따라 감소하고 질소와 산소 분위기 에서 열처리한 박막의800℃

경우 가 약 이다 재료의 경우 곡선에서 를 최소할 필요가CET 30 . high-k , C-V hysteresisÅ

있다 곡선은 반시계 방향의 는 에서 때문. C-V hysteresis negative bias charge trapping

이라 여겨진다 박막의 는 매우 크나 열처리 온도가 증가함 따라. as-deposited hysteresis ,

급격히 감소한다 에서 열처리한 박막의 는 약 이다 는. 800 hysteresis 20mV . Fig. 3.6 (b)℃

한forming gas annealing Pt/HfO2 구조의/Si capacitance equivalent oxide

와 를 보여준다 박막의 는 낮은 온도에서thickness(CET) hysteresis . capacitance hydrogen

에 의존하지 않기 때문에 후 박막의forming fas anneal hydrogen forming gas anneal

는 전과 큰 변화가 생기지 않았다 곡선에서 는CET hydrogen gas anneal . C-V hysteresis

HfO2 보다 에 더 의존하기 때문에/Si interface bulk HfO2 박막의 는hysteresis hydrogen

후 급격히 감소하였다 과잉의 산소를 가진forming gas anneal . HfO2 박막의 hydrogen

에 의한 산소손실은 를 감소시킨다 그 결과forming gas anneal negative charge . HfO2박막

의 는 감소한다hysteresis .

은 산소와 질소분위기 그리고 한 박막의 열처리 온Fig. 3.7 hydrogen forming gas anneal

도에 따른 의 변화를 보여준다interface trap density . HfO2 박막의 interface trap density

는 열처리 온도 증가할수록 감소한다 질소분위기에 비해 산소분위기에서 열처리한 박막의.

더 낮은 는 산소분압이 증가함에 따라 가 양질의interface trap density interface layer

SiO2로 변했기 때문이라 여겨진다 낮은 온도 은. forming gas anneal Si/SiO2 에서interface

를 없애준다 그러므로 를 줄여준다 에서 보여준 것처럼dangling band . trap site . Fig. 3.7 ,

산소와 질소 분위기 다양한 온도에서 열처리한 박막의 경우 에서350 hydrogen forming℃

은gas anneal the Si/SiO2 에서 를 감소시킨다 그러나interface interface trap density .

효과는 산소와 질소분위기 에서 열처리한 박막에서는 거의 나타forming gas anneal 800℃

- 42 -

나지 않았다 이 결과는 산소와 질소 분위기 에서 열처리한. 800 Si/SiO℃ 2 은interface

이 없이 안정한 상태를 나타내는 것으로 여겨진다dangling bond .

- 43 -

산소분위기 에서 열처리한800 HfO℃ 2 박막의 는 약interface tarp density

5.5×1011cm-2eV-1이였다.

산소와 질소분위기에서 열처리한 Pt/HfO2 구조의 누설전류 특성은 에 나타내었/Si Fig. 3.8

다 박막의 누설전류밀도는 열처리 온도가 증가함에 따라 증가한다 산소와 질소 분위기. .

에서 열처리한 박막의 누설전류밀도는 에서 각각800 1V 8×10℃ -5 and 3×10-6A/cm2이다.

질소분위기보다 산소분위기에서 열처리한 박막의 높은 누설전류밀도는 에서 보여준Fig. 3.2

것처럼 HfO2 박막의 결정성이 증가하였기 때문이다 는. Fig. 3.9 hydrogen forming gas

한 박막의 누설전류밀도의 변화를 보여준다 누설전류밀도는annealing . hydrogen forming

후 급격히 증가하였다 이것은 동안gas annealing . hydrogen forming gas annealing HfO2

박막 내의 산소손실은 산소공공과 때문에 증가하였기 때문이다charge carrier .

- 44 -

Fig. 3.1 XRD patterns of 30 nm-HfO2 thin films annealed at

various temperatures in O2 and N2 ambient for 10 min.

- 45 -

Fig. 3.2 HR TEM images of HfO2/SiO2/Si structure (a) as-deposited

and annealed in (b) O2 and (c) N2 ambient at 800 for 3 min.℃

- 46 -

Fig. 3.3 Auger depth profiles of HfO2/Si structure (a) as-deposited

and annealed in (b) O2 and (c) N2 ambient at 700 for 3 min.℃

- 47 -

Fig. 3.4 Capacitance-voltage curves of Pt/HfO2/Si structures annealed

at various RTA temperature in (a) O2 and (b) N2 ambient.

- 48 -

Fig. 3.5 Capacitance-voltage curves of Pt/HfO2/Si structure

nnealed at 350 in 4% H℃ 2 ambient for 30 mim.

- 49 -

Fig. 3.6 CET and hysteresis of Pt/HfO2/Si structures (a) annealed at various RTA

temperature in O2 and N2 ambient and (b) annealed in 4% H2 at 350 for 30 min.℃

- 50 -

Fig. 3.7 Interface trap densities of Pt/HfO2/Si structure annealed at various RTA

temperatures in O2 and N2 ambient and annealed at 350 in 4 % hydrogen forming℃

gas.

- 51 -

Fig. 3.8 Leakage current density of Pt/HfO2/SiO2/Si structure.

- 52 -

Fig. 3.9 Leakage current density of Pt/HfO2/SiO2/Si structure before FGA and after

FGA.

- 53 -

제 절2 - Hf[OC(CH3)3]4 + Plasma → HfO2 + By Product

HfO2 박막은 과 방법으로 제조되어sputtering thermal chemical vapor deposition (CVD)

왔다 특히. Hf[OC(CH3)3]4 전구체를 사용한 방법은 이상의 증착온도에thermal CVD 500℃

서 HfO2 박막을 성장시켰다. HfO2 계면에서 계면 산화막의 형성을 피하기 위해서는 증/Si

착온도를 낮출 필요가 있다 방법과 비교하여. thermal CVD , plasma enhanced chemical

방법은 낮은 온도에서 증착할 수 있는 장점을 가지고 있다 그vapor deposition (PECVD) .

러나 방법을 사용하였을 경우 에서 보는 것과 같이PECVD , Fig. 3.10 , HfO2 박막과 기Si

판 사이에 약 이상의 계면 산화막이 형성되었다 그 원인은 증착초기에 기판이 산소20 . SiÅ

분위기에 노출되었기 때문이라 여겨진다 우리는 계면 산화막의 두께를 감소시키는 다른 방.

법으로 HfO2 형성에 필요한 산소가 Hf[OC(CH3)3]4 전구체 자체에 포함되어 있으므로

를 사용하여 반응가스인 산소 없이PECVD HfO2 박막의 증착을 제안한다 이 방법을 사용.

하면 박막증착초기에서 형성되는 계면산화막을 최소화시킬 수 있을 것으로 기대된다, .

은 에서 증착한Fig. 3.11 300 HfO℃ 2 박막과 질소분위기 에서 초 동안900 60 post metal℃

열처리한 박막의 고분해능 투과전자현미경 사진을 보여준다 에서 증착한. 300 HfO℃ 2 박막

과 열처리한 박막의 물리적 두께는 각각 와 이다 질소분위기 열처리한 계면 산화막45 42 .Å

의 두께는 에서 으로 증가하였다 열처리한 후 계면 산화막의 증가는 두 가지로 설10 13 .Å

명할 수 있다 첫 번째로 본 논문에서 보여주지 않았지만 결과. RBS HfO2 박막내 과잉의

산소가 존재하며 과잉의 산소가 열처리하는 동안 기판으로 빠르게 확산하여 계면 산화, Si

막을 증가시킬 수 있다 두 번째로 질소분위기에 포함되어있는 산소에 의해 계면 산화막이.

증가될 수 있다 에서 증착한. 300 HfO℃ 2 박막의 경우는 비정질 구조를 가지고 있으며,

열처리한 박막은 부분적으로 결정한 된 것을 확인할 수 있었다post metal .

는 에서 증착한Fig. 3.12 300 as-deposited HfO℃ 2 막들의 을 보여주고AES depth profile

박막 내의 과 산소 양을 평가하였다 와 의 원자 조성은 각 기본적인carbon . Hf O sensitivity

인수로 시뮬레이트 되었습니다 심지어 낮은 증착온도 그러나 산소를 사용하여도 플라즈마. ,

분위기에서 전구체의 해리로부터 만들어진 탄소는 HfO2 증착동안에 산소와 반응하여 제거

된다 그러나 는 산소의 부재에 증착된 박막에서 탄소가 해상도 한계 내에서. Fig. 3.12 AES

검출되었으며 그리고 산소를 사용하여 증착된 박막과 유사한 특성을 나타낸다 이것은 박, .

막 내의 의 양이 반응 지역에서 산소 가스의 존재에 상관없이 전구체carbon contamination

의 해리에 대하여 의존하는 것으로 여겨진다 만약 전구체가 완전히 증착 동안에 분리되었.

다면 은 증착이 에 의해서 저온에 수행되었더라도 제거될 것, carbon contamination PECVD

으로 여겨진다 는. Fig. 3.12 Hf[OC(CH3)3]4 전구체의 산소 양이 산소 없이 수행된 PECVD

에 의해 에서 증착되더라도300 HfO℃ 2 박막을 형성시키기에 충분하다.

은 초 동안 질소분위기에서 후에 물리적인 두께에 따Fig. 3.13 60 900 post Pt annealing℃

른 Pt/HfO2 의 특성을 나타낸다 박막 두께는/Si capacitor capacitance vs. voltage . X-ray

와 에 의해 측정하였다reflectivity TEM . Pt/HfO2 구조는 전형적인 특성을 나타낸다/Si C-V .

- 54 -

는 물리적인 두께에 따라 직선적인 관계를 나타낸다 에 삽입한capacitance . Fig. 3.13 data

는 와 물리적인 두께사이의 관계를 나타낸다capacitance equivalent thickness (CET) .

는 에 로부터 계산하였으며 그리고CET 1MHz accumulation capacitance (-1.8 V) ,

은 적용하지 않았다 기울기로부터 유전율은 약 이다quantum mechanical correction . , 10 .

질소분위기에서 초 동안 에 열처리된60 850~950 Pt/HfO℃ 2 의 열적안정성은/Si capacitor

에서 보는 봐와 같이 감소하였다 에서 열처리한 박막의 경우Fig. 3.14 (a) . 950 ,℃

는 되지 않았을 뿐만 아니라 높은 누설 전류 때문에accumulation capacitance saturation

계속적으로 증가한다 높은 온도에 증가된 누설 전류는. HfO2 결정성 때문에 있을 수 있습

니다 는 에 따라 시편의 의 누. Fig 3.14 (b) post Pt annealing Fig. 3.14 (a) capacitor size

설 전류 의존성을 나타낸다 누설 전류는 가 감소함에 따라 감소한다. capacitor size . Lim

등은 의 누설전류 의존성을 보고하였고capacitor size , 50×50㎛2보다 작은 에서gate area

의존성이 없다고 제안하였다 따라서active size . 50×50㎛2 보다 작은 에서 분석gate size

을 하면 더 낮은 누설 전류 특성을 나타낼 것으로 여겨진다.

에서 보는 것과 같이 누설전류밀도는 동안 변화가 없었고 이것은 박막 내Fig. 3.15 , stress ,

에 이 없다는 것을 나타낸다 또한 후 도 관charge trapping . stress flatband voltage shift

찰되지 않았다 을 가진. CET~20 HfOÅ 2 박막의 에 따른 주파수 분산을gate bais Fig.

에 나타내었다 주파수 분산은 에서는 무시할 정도로 낮은 특성을 보이지만3.16 . -1.5V , -2V

에서는 주파수가 증가함에 따라 가 증가한다 이것은 기생저항 때문에 생기는capacitance .

오류이다.

은Fig. 3.17 HfO2 박막의 에 대한 에서 측정된 누설전류밀도를 보여준다 또한CET -1V .

SiO2데이터는 HfO2와 비교하기 위하여 나타내었다 반응가스인 산소를 사용한. HfO2 박막의

결과는 HfO2 계면에 이상의 계면 산화막이 형성되었기 때문에/Si 20 SiOÅ 2와 비슷한 경향

성을 나타낸다 이로 인해 를 이하로 낮추기 어렵다 산소 없이 증착한. CET 25 . HfOÅ 2 박막

의 누설전류밀도는 같은 에서CET SiO2보다 약 차수정도 낮다 이것은 계면 산화막이 감3 .

소하고, HfO2 박막의 물리적 두께가 증가하였기 때문이다.

- 55 -

Fig. 3.10 TEM image and CET vs. J curve

- 56 -

Fig. 3.11 Cross-sectional HRTEM images of (a) as-deposited and (b) annealed

Pt/HfO2/Si capacitors, (c) annealed HfO2/Si structures at 900 in N℃ 2 for 60 s.

- 57 -

Fig. 3.12 AES depth-profile of as-deposited HfO2 films.

- 58 -

Fig. 3.13 Capacitance vs. voltage characteristics of Pt/HfO2/Si capacitors with

physical thickness after post Pt annealing 900 in N℃ 2 ambient for 60 s.

(Inset shows the relationship between CET and physical thickness)

- 59 -

Fig. 3.14 (a) Capacitance vs. voltage characteristics of Pt/HfO2/Si capacitors

annealed at various temperature in a N2 ambient for 60 s. (b) Capacitor size

dependent leakage current of (a) samples as a function of the post Pt annealing

temperature. (Inset figure shows the corresponding J-V curves annealed at 850 )℃

- 60 -

Fig. 3.15 Stress induced leakage current of Pt/HfO2/Si capacitors with a CET~1.6

nm

during negative constant current stress at l0mA/cm2 for l000s. Inset shows the

charge trapping property of Pt/HfO2/Si capacitors with a CET~1.6 nm. This

sample was performed post Pt annealing at 850 for 60s in N℃ 2.

- 61 -

Fig. 3.16 Frequency dispersion of CET~20 HfOÅ 2 thin films

- 62 -

Fig. 3.17 Leakage current density of Pt/HfO2/Si capacitors as a

function of CET. (HfO2 films was compared with SiO2)

- 63 -

제 장 결론4 -

에 사용할 박막은 방법으로gate dielectric hafnium oxide PECVD Hf[OC(CH3)3]4 전구체

를 사용하여 기판 위에 에서 증착하였다 반응가스인 산소를 사용하p-type Si(100) 300 .℃

여 증착한 HfO2 박막과 비교하여 산소 없이 증착한, HfO2 박막 낮은 와 좋은 열적 안CET

정성과 같은 우수한 전기적 특성을 보여준다 산소 없이 증착한. HfO2 박막은 약 의 계10Å

면 산화막 두께를 가지며 이 결과는 산소를 사용하여 증착한 박막과 비교하여 약 의, 50%

계면 산화막이 감소하였다 산소 없이 증착한. HfO2 박막의 누설전류밀도는 같은 에서CET

SiO2 보다 약 차수정도 낮다3 .

- 64 -

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- 71 -

연차실적보고 요약문I.

과제번호2001 - 170 -

2과제형태 일반

연구과제명 New gate dielectric materials-HfO2 and HfSiO4

주관연구기관충남대

산업기술연구소연구책임자

소속 충남대 직위 교수 성명: : :

윤순길 인( )

연 구 비 천원2,000 ( ) 당해연구기간 개월2001.7.1~2002.6.30(12 )

총 연 구 비 천원4,000 ( ) 총연구기간 개월2000.7.1~2002.6.30(24 )

- 72 -

연구내용 및 결과

게이트 산화막을 위한 HfO2 박막은 PECVD (plasma

방법으로 반응가enhanced chemical vapor deposition)

스인 산소 없이 Hf[OC(CH3)3]4 전구체만을 사용하여

기판 위에 증착하였다 증착한 박막은p-type Si (100) .

다양한 조건에서 열처리 하였다 열적 안전성과 전기적.

특성을 평가하였다 반응가스인 산소를 사용하여 증착한.

HfO2박막과 비교하여 산소 없이 증착한, HfO2박막은 낮

은 와CET (capacitance equivalent oxide thickness)

좋은 열적 안정성과 같은 우수한 전기적 특성을 보여준

다 산소 없이 증착한. HfO2박막은 약 의 계면 산화10Å

막 두께를 가지며 이 결과는 산소를 사용하여 증착한 박,

막과 비교하여 약 의 계면 산화막이 감소하였다 옆50% .

의 그림에서 보듯이 산소 없이 증착한, HfO2박막의 누설

전류밀도는 같은 에서CET SiO2보다 약 차수정도 낮3

다 추후의 연구는 이렇게 얻어진 박막을 이용하여. MOS

를 제작 평가할 계획이다transistor , .

기대성과 및 활용방안

키워드

High-k gate dielectric, Hafnium oxide, MOS

성과

구분

국내지적

재산권

국제지적

재산권

논문학술회의발표

시제품 s/w

기타

기술문(

서:

TM,T

등D )

국내 국외

출원 등록 출원 등록 제출 등록sci, ssci 기타

국내 국제제출 등록 제출 등록

차년도1 1 2 3

차년도2 3 2 3 1

계 3 2 1 5 4

- 73 -

연차실적보고서II.

일반현황1.

과제성격구분 과제기간구분 과제형태구분

일반 공동□ 년 과제1□ 년 과제2 신규□ 계속

기술분야 반도체 부품ㆍ 기술명 신소재 기술코드 4100

과제명국문 새로운 게이트 유전체용 재료-HfO2와 HfSiO4영문 New gate dielectrics materials-HfO2 and HfSiO4

참여인력 인원수( ) 명 연구책임자 명 참여연구원 명3 ( : 1 , : 2 )

총 연구기간 개월200.7.1 ~ 2002.6.30 (24 ) 당해연구비 천원2,000

연구수행내용 및 연구결과 정성적 연구결과2. ( )

가 연구목표.

최종 및 연차별 목표○

- 74 -

년 도 목 표 과 제 내 용

최 종

방법에 의해PECVD gate

에 적용할 고유전체dielectrics HfO2

와 HfSiO4박막의 제조와 그의 전기

적 특성평가를 통해 소자 응용 가능

성을 타진하고 박막제조 공정을 확립

차년도1

년(2000 )

HfO2와 HfSiO4 박막의 증착PECVD

공정 기술 개발 확립

HfOㆍ 2와 HfSiO4박막의 증착을 위한

기존의 장치의 개조 및 보완PECVD

HfOㆍ 2와 HfSiO4 변수 연구PECVD

및 증착 특성 연구

HfOㆍ 2와 HfSiO4박막의 물성 연구

미세구조 전기적특성 유전특성 누( , ( ,

설전류특성 등)

HfOㆍ 2 와/Si HfSiO4 계면 특성연/Si

구 등(interface trap density )

차년도2

년(2001 )

HfO2와 HfSiO4 박막의 소자 응용 기

술 개발 확립

HfOㆍ 2와 HfSiO4박막의 열처리 효과

및 열적 안정성 연구

HfOㆍ 2와 HfSiO4박막의 구조MOS

적용 특성 연구

HfOㆍ 2와 HfSiO4박막의 dry etching

기술연구

- 75 -

나. 당해연도 목표 대비 실적

당해연도 목표 당해연도 세부내용 실 적 달성도(%)

사유 달성도가(

미만일100%

경우)

HfO2와 HfSiO4

박막의 소자 응

용 기술 개발

확립

HfO2와 HfSiO4박막의

열처리 효과 및 열적

안정성 연구

HfOㆍ 2와 HfSiO4박막

의 구조 적용 특MOS

성 연구

HfOㆍ 2와 HfSiO4박막

의 기술연dry etching

구

학회발표 건2

건SCI 1

학회발표 건2

건SCI 1

건 제출SCI 3

100

100

40

dry etching

기술연구는 장

비 부 족 과

시e t c h i n g

metal

contamination

문제로 샘플

의뢰를 하지

못했음

- 76 -

다 과제 추진계획 및 실적.

라 과제수행 및 결과의 독창적인 내용 및 결과물.

마 과제수행 결과 활용계획.