Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

1 59

Компьютер архитектур MEC507

Логик дизайн Технологи

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

2 59

Дизайн процесс

ldquoДизайн нь төсөөлөл юмrdquo Дизайн нь объектийн дүрслэл болон толорхойлолтын талбарын үйл явц юм - Уламжлалт дархан ерөхий төсөөлөл ба хийсвэр бүтээл хоорондохыг ялгаж олдоггүй - Нийлмэл учраас салах болдог - Нэг болон түүнээс илүү дүрслэлийн хэлнүүдээр хийдэг VERILOG Schematics гм - Энэ процесс нь IS дизайн юм Дизайны шаардлагатай эхлэлүүд - Албан хэргийн чанарууд Энд юу хийж болох вэ - Гүйцэтгэх шинж чанарууд Хурд Чадал Орон зай Үнэ Дизайн нь ассемблер шиг төгсдөг - Дизайны бүрэлдэхүүн хэсэгийн нэр томъcо ба тэд хэрхэн яаж байрласныг ойлгож болно

Дизайн бол энгийн арга барил биш ldquoБүтээн байгуулах процессldquo юм

CPU

Ograveicircicircoumlicircicirceumloacuteoacuteeth Oacuteaumlegraveethaumleumlagraveatildeagrave

AgraveEumlOacute ETHaringatildeegraventildeograveeth Oslashegraveeumlaeligiquestiquesteumlyacuteotilde

AacuteAgraveAacuteEgraveOslashYacuteeumlaringigravearingiacuteograve

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

3 59

Дизайн боловсруулалт

Энгийн системийн нөхцөл

Анхны тодорхойломж

Завсрын тодорхойломж

Эцсийн архитектур тодорхойломж

Гүйцэтгэлийн завсрын тодорхойломж

Эцсийн дотоод тодорхойломж

Физик гүйцэтгэл

Төлөвийн түвшинл ихэсгэх боловсруулалт

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

4 59

Дизайны элементүүд

bull Утас Сигналийг нэгээс нөгөө цэг рүү зөөдөг - Ганц бит (хаягийн хэмжээгүй) буюу Олон бит түгээгүүр (хаягийн хэмжээтэй)

bullХослосон логик Үйл ажиллагааны үнэлэмжтэй адил - Өгөгдөл оролт руу орно үр дүн нь зарим олшрох сааталын дараа гаралтанд гарна

bull Триггер Өгөдөл хадгална - Clock сигналын ирмэгээс хамаарч оролт нь гаралт руугаа хуулагдана - ӨХ триггер нь утгыг хадгалдаг - Мөн ldquoLatchrdquo нь элементийг хадгалдаг ба түвшинг үүсгэдэг

Логик бүрэлдэхүүн хэсэг

8

Otildeicircntildeeumlicircntildeicirciacuteeumlicircatildeegraveecirc

11

D Q D[8] Q[8]

8

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

5 59

Үндсэн хосолсон элементүүд Де Морганы тэнцүү

Утас

Оролт = Гаралт

Инвертер

Оролт = Гаралт

БАБИШ элемент БУЮУБИШ элемент

Гар = A bull B = A + BДеМорганы теорем

Гар = A + B = A bull B

Icirceth Atildeagraveeth

01

01

AtildeagraveethIcircethIcirceth Atildeagraveeth

10

01

AtildeagraveethA

B

A B Atildeagraveeth111

0 00 11 01 1 0

A

B

Atildeagraveeth

A B Atildeagraveeth0 0 10 1 01 0 01 1 0

A

BAtildeagraveeth

A B Atildeagraveeth1 1 11 0 10 1 10 0 0

0 00 11 01 1

A B

AtildeagraveethA

B

A B Atildeagraveeth1 1 11 0 00 1 00 0 0

0 00 11 01 1

A B

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

6 59

Ерөнхий CL үүртэй саатлын загвар

deg Хосолсон үүрийг (тэмдэг) гүйцэд тодорхойлоход

bull Функцын үйл явц (оролт -gt гаралт) bull Үнэмшлийн хүснэгт логик тэгшитгэл VHDL bull Оролт бүр дэх оролтын ачааллын коэффициент bull Шилжилт бүрийн оролтгаралт бүрээс саатлыг өсгөх - THL(A o) = Тогтмол дотоод саатал + Ачааллын харъяат саатал x ачаалал

deg Шугаман загвар зохиох

C atildeagraveeth

V atildeagraveethA

B

X

Otildeicircntildeicirceumlntildeicirciacute eumlicircatildeegraveecirc iquestiquesteth

C atildeagraveeth

NtildeagraveagraveograveagraveeumlVa -gt V atildeagraveeth

XX

X

X

X

X

C icircntildeicirceumlograveicirceacute

Agravedivideagraveagraveeumlagraveeuml aacuteiquesteth aumlyacuteotilde ntildeagraveagraveograveagraveeuml

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

7 59

Хадгалах элементийн хугацааны загвар

deg Хугацааны тохируулга Оролтын сигнал нь Clock сигналын өсөх фронтоос өмнө тогтворжсон байх ёстой

deg Барих хугацаа Өсөх фронт өнгөрсний дараа оролт нь төлөвөө хадгална

deg Гаралтын хоцролт хугацаа bull Триггерийн clock үеийн гаралт хурдан өөрчлөгдөхгүй bull Логик элемент нь ижил тасалдалын дараах бүрэлдэхүүн хэсэгтэй - Дотоод гаралтын хоцролт - Хамаарах ачаалал гаралтын хоцролт

D QD Otildeagraveigraveagraveagraveethagraveeumlatildeiquesteacute Otildeagraveigraveagraveagraveethagraveeumlatildeiquesteacute

Clk

IgraveyacuteaumlyacuteatildeaumlyacuteotildeatildeiquesteacuteQ

ograveicircotildeegraveethatildeicircicirc aacuteagraveethegraveotilde

Clock-to Q

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

8 59

Хугацаагааны сигнал

deg Бүх санах элементүүд нь Clock сигналын нэг фронтыг нэгэн зэрэг хүлээж авна

deg Логик блокуудын холбоо bull Clock сигнал ирэх бүрд оролт нь шинэчлэгдэнэ

Clk

Otildeicircntildeicirceumlntildeicirciacute eumlicircatildeegraveecirc

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

9 59

Шийдвэрлэсэн байдал amp циклдэх хугацаа

deg Шийдвэрлэсэн байдал Ямар нэг санах төхөөрөмжүүдийн хооронд хугацааны барил хийнэdeg Циклдэх хугацаа нь үүнээс хамаарна

Clk

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

10 59

Циклдэх үеийн Skew-ийн эффект

deg Циклдэх хугацаанд дутагдалтай тал ажиглагдаж байна deg Оролтын регистр CLK1 deg Гаралтын регистр CLK2 deg Цикл үргэлжлэх хугацаа - Clock Skew = гаралтын хоцрох хугацаа +хугацааны барил

+ хугацааны трхируулга+ Clock Skew

Clk1

Clk2 Clock Skew

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

11 59

Энэхүү дутагдалтай талаас хэрхэн зайлсхийх вэ

deg Hold time requipment bull Регистрийн оролт нь Clock сигнал өнгөрөнгүүт төлөвөө өөрчлөхгүйЭнэ нь тактын удирдлагатай үед элбэг тааралдана Гаралтын хоцролт + богино хугацааны барил нийлбэр нь дээрх hold time-с их байх ёстой

Clk

Otildeicircntildeicirceumlntildeicirciacute eumlicircatildeegraveecirc

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

12 59

Hold Time дэх Skew-ийн эффект

deg Дутагдал bull Оролтын регистр CLK bull Гаралтын регистр CLK1 bull Нэг тактын сигналын үед FF1 ndashд сигнал очиход FF2 гаралт төлөвөө өөрчлөхгүйdeg (Гаралтын хоцролт + урт хугацааны саатал - Clock Skew) gt Hold Time

Clk1

Clk2 Clock Skew

Clk2 Clk1

Combination Logic

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

13 59

Төлөвт машин

deg Системийн байдал нь ойлгомжтой харагдаж байна deg Шилжилтүүдийг оролтын хамтаар сумаар дүрсэлсэн байнаdeg Гаралт нь дээрх сумнуудын аль нь ч байж болно

ldquoMod 3 Машинrdquo

Input (MSB first)

0 1 0 1 0

0 1 2 2 1

106

Mod 31

1

1 1

0

Alpha

0

Delta

2

Beta

10

1

1

0

0

1

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

14 59

Логик төхөөрөмж + Latch

Логик загварчлал

ldquoMealey Machinerdquo ldquoMoore Machinerdquo

Input Stateold StatenewDiv

0 0 0

00 01 10

00 10 01

0 0 1

1 1 1

00 01 10

01 00 10

1 0 0

Alpha

0

Delta

2

Beta

1

00

10

11

0100

11

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

15 59

Жишээ хялбар логик

S1 S0 C S1rsquo S0rsquo

0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 0

0

32

1

Count

Count

CountCount

Count

Count

State2 flops

Eumlicircatildeegraveecircntildeotildearingigrave

C

( ) ( ) ( ) ( ) ( ) ( )CSCSCSSCSSCSSCSSS 00010101010 sdot+sdot=sdotsdot+sdotsdot+sdotsdot+sdotsdot=prime

( ) ( ) ( ) ( ) ( ) ( ) ( )01101010101011 SSCSCSSCSSCSSCSSCSSS sdot+sdot+sdotsdot=sdotsdot+sdotsdot+sdotsdot+sdotsdot=prime

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

16 59

S1 S0 C S1rsquo S0rsquo

0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 0

Карнаугийн диаграммаар хялбарчлах

S0 00 01 11 10

01

0 1 1 0 1 0 0 1

S1 00 01 11 10

01

0 0 1 1 0 1 0 1

( ) ( )CSCSS 000 sdot+sdot=prime

( ) ( ) ( )011011 SSCSCSSS sdot+sdot+sdotsdot=prime

State2 flops

Eumlicircatildeegraveecircntildeotildearingigrave

Next State

C

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

17 59

Нэгтгэн кодлох

deg Тохиолдол бүрд нэг Flip Flop

deg Ганц тохиолдолд bit = 1

deg Илүү өндөр хурдтай логик

deg Хэмжээ хурд

State4 flops

eumlicircatildeegraveecirc

C0

32

1

Count

Count

CountCount

Count

Count

( ) ( )( ) ( )( ) ( )( ) ( )CSCSS

CSCSS

CSCSS

CSCSS

233

122

011

300

sdot+sdot=prime

sdot+sdot=prime

sdot+sdot=prime

sdot+sdot=prime

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

18 59

Давтах удирдлага

deg Командын формат болон кодчлол үүнийг хэрхэн тайлдаг вэdeg Операндын байрлал ба үр дүн bull Санах ойгоос өөр хаана байдаг вэ bull Хичнээн тодорхой операнд байдаг вэ bull Санах ойд хэрхэн байрладаг вэ bull Санах ойд ямар нь байрлаж ямар нь байрлаж чаддаггүй вэdeg Өгөгдлийн төрөл болон хэмжээ үйлдлүүд bull Юунд хэрэглэгддэг вэdeg Залгах командууд bull үсрэлт нөхцөл шалгах салаалах bull дуудах-тайлах-биелүүлэх

Ecircicircigraveagraveiacuteaumlucircatilde aumloacuteoacuteaumlagraveotilde

Ecircicircigraveagraveiacuteaumlucirciacute ograveagraveeacuteeumloacuteoacuteeth

Icirciumlaringethagraveiacuteaumlucircatildeaumloacuteoacuteaumlagraveotilde

Aacuteegravearingeumlyacuteeumlograve

Үeth aumliquestiacuteatilde

otildeagraveaumlatildeagraveeumlagraveotilde

Aumlagraveethagraveagraveatildeegraveeacuteiacuteecircicircigraveagraveiacuteauml

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

19 59

MIPS R3000 Командын архитектур

deg Регистр bull 32 битийн үндсэн 32 регистрүүдтэй bull Тэг регистр ($R0) нь үргэлж тэг байна bull ҮржихХуваах өндөр нам түвшинтэй deg Командын үйлдэл bull АчаалахХадгалах bull Тооцоолол - БүхэлБутархай тоон тэмдэгтэй bull Үсрэх ба Салаалах нөхцөлт команд bull Санах ойн удирдлага bull Тусгай командууд deg 3-н командын формат нь бүгд 32 бит өргөнтэй

OP rs rt rd sa funct

OP rs rt immediate

Регистрүүд

R0 - R31

PC

HI

LO

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

20 59

Clk Clk

Clk

MIPS ашиглан машин загварчлах

Командын санах ой

УдирдлагаСигналын улирдлага

Төлөв команд

Rd RtRs5 55Instruction

Address

Дар

ааги

йн х

аяг

P

C

Rw RbRa

32 32-bitRegisters

3232

32

32

ALU

өгөгдөлхаяг

өгөгдөлоролт

Өгөгдлийн санах ой

Өгөгдлийн зам

өгөгдөлгаралт

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

21 59

Өгөгдөлтэй ажиллах нэг цикл

deg Rs Rt Rd and Imed16 дуудах хэсэгтэй хатуу холбогдсон

deg Тайлах болон хайх логик төлөвлөлт

Rw Ra Rb

32 32-bitRegisters

5 55

1 Mux 0

Rd

Rs Rt

Rt

RegDst

RegWr

Түгээгүүр W

32

32

32

32

32

32

32

Clk

Clk

Clk

imm1616

Ex

tend

er

nPC sel InstructionFetch Unit

Команд lt310gt

Rt RdRs imm16ALUctr

тэг

lt21

25gt

lt21

25gt

lt11

15gt

lt0

15gt

Санах ойд бичих

MemtoReg

WrEn Adr

DataMemory

Өгөгдөл In

ALUSrc

ExtOp

ALU

1 M

ux 0

1 M

ux 0

Түгээ B

Түгээгүүр A

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

22 59

Удирдлагын PLA төхөөрөмж

ETHaringatilde Aacuteegravedivide

ALUSrc

Ntildeagraveicirceacute-ntilde ETHaringatilde

Ntildeagraveicirceacuteauml aacuteegravedivideegraveotilde

ntildeagraveeumlagraveagraveeumlagraveotilde

iquestntildeethyacuteotilde

RegDst

ExtOp

ALUoplt2gt

ALUoplt1gt

ALUoplt0gt

oplt0gt

oplt5gt oplt5gt lt0gt

oplt5gt lt0gt

oplt5gt lt0gt

oplt5gt lt0gt

oplt5gt lt0gt

R-type ori lw sw beq jump

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

23 59

Бэрх замын тухай товч ойлголт

deg Файл болон хийсвэр санах байгууламжийн бүртгэл bull CLK оролт бол зөвхөн удирдлагын хүчин зүйл юм bull Удирдлагын операцийг судлах үеийн логик комбинацийн ажиллагаа - Үнэн зөв хаяг =gtldquoХандлагын хугацааrdquo-ны дараах үнэн зөв гаралт

Бэрх зам (ачааллын операци) = PCrsquo-н Clk-с-Q +Зааврын санах ойн Хандлагын хугацаа Файлын бүртгэлийн Хандлагын хугацаа ALU руу 32-bit хаг явуулахӨгөгдлийн санах ойн Хандлагын хугацааФайлын бүртгэлийн хугацааны бүтэц+Ташуу цаг

Санах ойн бодит бус даалгавар

Зааврын хаяг Өгөгдлийн

хаяг

Заавар

Clk

ALU32 32-bit

Registers

Дар

ааги

йн

хая

г

Өгөгдлийн оролт

хийсвэр өгөгдлийнсанах ой

Clk

Clk

Rw RbRa

RtRsRd

5

32

55

32

32

32

16

A

B

Imm

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

24 59

Хугацааны хамгийн муу төлөв (замын даалгавар)

Clk

PC

Rs Rt RdOp Func

Clk-agraveagraventilde-Q

ALUctr

Ccedilagraveagraveacircucirciacute ntildeagraveiacuteagraveotilde icirceacuteiacute otildeagraveiacuteaumleumlagraveatildeucirciacute otildeoacuteatildeagraveoumlagraveagrave

Otildeoacuteoacutedivideegraveiacute otildeyacuteigraveaeligyacuteyacute

Oslashegraveiacuteyacute otildeyacuteigraveaeligyacuteyacute

RegWr Otildeoacuteoacutedivideegraveiacute otildeyacuteigraveaeligyacuteyacute

Oslashegraveiacuteyacute otildeyacuteigraveaeligyacuteyacute

Eumlicircatildeegraveecirc oacuteaumlegraveethaumleumlagraveatildeagraveagraveeth iacuteyacuteacircograve atildeagraveethagraveotilde ntildeagraveagraveauml

busAOcircagraveeacuteeumlucirciacute aacuteүethograveatildeyacuteeumlegraveeacuteiacute otildeagraveiacuteaumleumlagraveatildeucirciacute otildeoacuteatildeagraveoumlagraveagrave

Otildeoacuteoacutedivideegraveiacute otildeyacuteigraveaeligyacuteyacute

Oslashegraveiacuteyacute otildeyacuteigraveaeligyacuteyacute

busB

ALU ntildeagraveagraveauml

Otildeoacuteoacutedivideegraveiacute otildeyacuteigraveaeligyacuteyacute

Oslashegraveiacuteyacute otildeyacuteigraveaeligyacuteyacute

Otildeoacuteoacutedivideegraveiacute otildeyacuteigraveaeligyacuteyacute Oslashegraveiacuteyacute otildeyacuteigraveaeligyacuteyacute

Oslashegraveiacuteyacute otildeyacuteigraveaeligyacuteyacuteOtildeoacuteoacutedivideegraveiacute otildeyacuteigraveaeligyacuteyacute

ExtOp Otildeoacuteoacutedivideegraveiacute otildeyacuteigraveaeligyacuteyacute

Oslashegraveiacuteyacute otildeyacuteigraveaeligyacuteyacute

ALUSrc Otildeoacuteoacutedivideegraveiacute otildeyacuteigraveaeligyacuteyacute

Oslashegraveiacuteyacute otildeyacuteigraveaeligyacuteyacute

MemtoReg Otildeoacuteoacutedivideegraveiacute otildeyacuteigraveaeligyacuteyacute

Oslashegraveiacuteyacute otildeyacuteigraveaeligyacuteyacute

Address

Otildeoacuteoacutedivideegraveiacute otildeyacuteigraveaeligyacuteyacute Oslashegraveiacuteyacute otildeyacuteigraveaeligyacuteyacute

busW Otildeoacuteoacutedivideegraveiacute otildeyacuteigraveaeligyacuteyacute

oslashegraveiacuteyacute

Mux aacuteagrave ccedilagraveeumlatildeagraveatildedivideagraveagraveeth iacuteyacuteacircograve atildeagraveethagraveotilde ntildeagraveagraveauml

Atildeagraveethagraveotilde aacuteүethograveatildeyacuteeuml

Өatildeөatildeaumleumlegraveeacuteiacute ntildeagraveiacuteagraveotilde icirceacuteiacute otildeagraveiacuteaumleumlagraveatildeucirciacute otildeoacuteatildeagraveoumlagraveagrave

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

25 59

Дүгнэлт Энэ бүгдийн тухай мэдээлэл

Pentium III Chipset

deg Зохион байгуулалт болон харагдах байдал deg Шинэ Pentium Chip 30 дамжуулах хоолой bull Дамжуулах хоолой нь харилцааны нэг шат мөн үү Би үнэн гэж мөрийцье

Proc

IacuteөөoumlBusses

Ntildeagraveiacuteagraveotilde icirceacute

IO aacuteүaumlүүacircdivide ccediloacuteethagraveatilde

oacuteaumlegraveethaumleumlagraveatildeoacuteoacuteauml

ograveicircotildeegraveethoacuteoacuteeumlagraveatildedivide

AumlegraventildeecircAumlyacuteeumlatildeyacuteoumlAtildeagraveeth

Ntildeүeumlaeligyacuteyacute

Зураг 1

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

26 59

Шүүмж Ерөнхий CL загварын саадын хонхорхой

deg Нүхний холбоо (тэмдэглэгээ)-г бүрэн тодорхойлсон нь

bull Функционал (оролт -gt гаралт) төлөв байдал - Үнэмшлийн хүснэгт логик тэнцэтгэл VHDL bull Оролт бүрийн хүчин зүйл bull Транзистор бүрийн оролт бүрээс гаралт руу очих критик саад - THL(A o) = тогтмол дотоод саад+ зам-албадмал-саад x зам deg Шулуун шугаман бичиглэл

Catildeagraveeth

VatildeagraveethA

B

X

CombinationalLogic Cell

Catildeagraveeth

ntildeagraveagraveaumlVa -gt Vatildeagraveeth

XX

X

X

X

X

Cecircethegraveograveegraveecirc

Aumlicircograveicircicircauml ntildeagraveagraveauml

Ntildeagraveagraveauml iacuteyacuteatilde aacuteүethegraveeacuteiacute ccedilagraveigrave

Delay Model CMOS

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

27 59

Үндсэн технологи CMOS

deg CMOS Complementary Metal Oxide Semiconductor (нэмэлт металл хагас дамжуулагч)

bull NMOS (N-төрлийн металл хагас дамжуулагч) транзистор bull PMOS (P- төрлийн металл хагас дамжуулагч) транзистор

deg NMOS транзистор

bull Өндөр түвшний асаах дамжуулагч bull Нам түвшний унтраах дамжуулагчийн зам

deg PMOS транзистор

bull Өндөр түвшний унтраах дамжуулагчийн зам bull Нам түвшний асаах дамжуулагчийн зам

Vdd = 5V

GND = 0v

GND = 0v

Vdd = 5V

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

28 59

Үндсэн бүрэлдэхүүн CMOS Инвертор

Тэмдэглэгээ Схем

Инверторын ажиллагаа

Atildeagraveethagraveeumlograve Icircethicirceumlograve Atildeagraveethagraveeumlograve Icircethicirceumlograve

PMOS

NMOS

Vdd

Iacuteyacuteyacuteotilde

Oumlyacuteiacuteyacuteatilde

Vicirceth

Vatildeagraveeth

Vdd

Vdd

VddVdd

Atildeagraveethagraveotilde

Iacuteyacuteyacuteotilde

Ntildeoacuteeumleumlagraveotilde

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

29 59

Үндсэн бүрэлдэхүүн CMOS логик

NAND гейт NOR гейт

Atildeagraveeth A

B

A B Atildeagraveeth

0 0 10 1 11 0 11 1 0

A

B

Atildeagraveeth

A B atildeagraveeth

0 0 10 1 01 0 01 1 0

Atildeagraveeth = A bull B Atildeagraveeth = A + B

Vdd

A

B

Atildeagraveeth

Vdd

A

B

Atildeagraveeth

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

30 59

Үндсэн бүрэлдэхүүн CMOS логик гейтүүд

Олон оролт =gtОлон удаагийн гаралт

4-input NAND atildearingeacuteograve

Atildeagraveeth

A

B

CD

Vdd

Atildeagraveeth

B

C

D

A

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

31 59

Бодит бусын эсрэг бодит байдал

deg Оролт 0 -gt 1 үед гаралт 1 -gt 0 гэвч нэн даруй NOT болно

bull Гаралт 1 -gt 0 бол гаралтын хүчдэл Vdd (5В)-аас 0В

deg Оролт 1 -gt 0 үед гаралт 0 -gt 1 гэвч нэн даруй NOT болно

bull Гаралт 0 -gt 1 бол гаралтын хүчдэл 0В-оос Vdd (5В)

deg Хүчдэлийг нэгэн зэрэг сонгож болохгүй

Atildeagraveethagraveeumlograve Icircethicirceumlograve

Otildeoacuteatildeagraveoumlagraveagrave

Otildeүdivideaumlyacuteeuml

1 =gt Vdd

Vicirceth

0 =gt GND

Vatildeagraveeth

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

32 59

Шингэн тохируулах загвар

Ус lt=gt цахилгаан цэнэг Танкны багтаамж lt=gt Багтаамж (C)

Усны түвшин lt=gt Хүчдэл Усны урсгал lt=gt Цэнэгийнурсгал(гүйдэл)

Хоолойн хэмжээ lt=gt Транзисторын хүч (G)

Oacutentildeagraveiacute ntildeagraveiacute

Ograveүacircoslashegraveiacute (V) = Vdd

Ograveagraveiacuteecirc (Catildeagraveeth)

umlethicircicirceumlatildeүeacute aumlagraveeumlagraveeacute

Aumlagraveeumlagraveeacuteiacute ograveүacircoslashegraveiacute(GND)

SW2SW1

Vdd

SW1

SW2Catildeagraveeth

Ograveagraveiacuteecirciacuteucirc ograveүacircoslashegraveiacute (Vatildeagraveeth)

Vatildeagraveeth

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

33 59

Бүлгийн шинж чанар

deg Нийт саад = тус тусын саадын нийлбэр= d1 + d2deg Багтаамж C1 нь 2 хэсгээс тогтоно bull Цахилгаан утсаар холбосон 2 урсгалтай багтаамж bull 2-р инверторын оролтын багтаамж

Vdd

Catildeagraveeth

Vatildeagraveeth

C1

V1Vicirceth

V1Vicirceth Vatildeagraveeth

G1 G2 G1 G2

Otildeүdivideaumlyacuteeuml

Vdd

Vicirceth

GND

V1 Vatildeagraveeth

Vdd2d1 d2

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

34 59

Саадыг нийтэд нь тооцоолох

deg Саадын нийлбэр бүтэц

deg Саад (Vор -gt V2) = Саад (Vор -gt V3) bull Саад (Vор -gt V2) = Саад (Vор -gt V1) + Саад (V1 -gt V2) bull Саад (Vор -gt V3) = Саад (Vор -gt V1) + Саад (V1 -gt V3)

deg Бэрх зам = хамгийн урт N зэрэгцээ зам

deg C1 = төмөр C + Cin of Gate 2 + Cin of Gate 3

V1Vicirceth V2

V3

V2

C1

V1VicircethG1 G2

Vdd

V3G3

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

35 59

Гейтийн шинж чанар

deg Оролт тус бүрийн оролтын багтаамж deg Бүх оролт- гаралт bull транзисторын гаралтын төрөл (H-gtL L-gtH H-gtZ L-gtZ гм) - Дотоод саад (ns) - Албадмал саад (ns fF)

deg Жишээ 2-оролт NAND гейт

А ба В оролт (IL) = 61 fF

Дурын A -gt Гар эсвэл B -gt ГарTlh = 05ns Tlhf = 00021ns fF Thl = 01ns Thlf = 00020ns fF

Atildeagraveeth A

B

Ntildeagraveagraveauml A -gt atildeagraveeth Atildeagraveeth Iacuteagraveigrave-gt Өiacuteaumlөeth

Catildeagraveeth

05ns

Ograveagraveoslashoacuteoacute=00021ns fF

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

36 59

Тусгай жишээ 2-оос 1 MUX

deg Оролт (IL) bull A B IL (NAND) = 61 fF bull S IL (INV) + IL (NAND) = 50 fF + 61 fF = 111 fF deg Албадмал саад (LDD) Гейт 3-тай адил bull TAYlhf = 00021 ns fF TAYhlf = 00020 ns fF bull TBYlhf = 00021 ns fF TBYhlf = 00020 ns fF

bull TSYlhf = 00021 ns fF TSYlhf = 00020 ns fF

Y = (A aacuteagraveS) Yacutentildeacircyacuteeuml (B aacuteagraveS)

A

B

S

Gate 3

Atildearingeacuteograve2

Atildearingeacuteograve1Wire 1

Wire 2

ograveөigraveөeth0A

B

Y

S

2 x 1 Mux

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

37 59

2 -оос 1 MUX Дотоод саадыг тооцоолох

deg Дотоод саад (ID) bull A to Y ID G1 + (Wire 1 C + G3 Input C) LDD G1 + ID G3 bull B to Y ID G2 + (Wire 2 C + G3 Input C) LDD G2 + ID G3 bull S to Y (Worst Case) ID Inv + (Wire 0 C + G1 Input C) LDD Inv + Internal Delay A to Y

deg Бидний ldquoWire 1 Crdquo рүү ойртуулсан эффект bull Бүх С гейттэй адил холбосон Wire 1 ndashийг өөртөө авах

Y = (A aacuteagraveS) or (A aacuteagraveS)

A

B

S

Gate 3

Gate 2

Gate 1Wire 1

Wire 2

Wire 0

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

38 59

2 to 1 MUX Internal Delay Calculation (continue)

deg Internal Delay (ID) bull A to Y ID G1 + (Wire 1 C + G3 Input C) LDD G1 + ID G3 bull B to Y ID G2 + (Wire 2 C + G3 Input C) LDD G2 + ID G3 bull S to Y (Worst Case) ID Inv + (Wire 0 C + G1 Input C) LDD Inv + Internal Delay A to Y

deg Specific Example bull TAYlh = TPhl G1 + (20 61 fF) TPhlf G1 + TPlh G3 = 01ns + 122 fF 00020 nsfF + 05ns = 0844 ns

Y = (A and S) or (B and S)

A

B

S

Gate 3

Gate 2

Gate 1Wire 1

Wire 2

Wire 0

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

39 59

Abstraction 2 to 1 MUX

deg Input Load A = 61 fF B = 61 fF S = 111 fF deg Load Dependent Delay bull TAYlhf = 00021 ns fF TAYhlf = 00020 ns fF bull TBYlhf = 00021 ns fF TBYhlf = 00020 ns fF bull TSYlhf = 00021 ns fF TSYlhf = 00020 ns f F

deg Internal Delay bull TAYlh = TPhl G1 + (20 61 fF) TPhlf G1 + TPlh G3 = 01ns + 122 fF 00020nsfF + 05ns = 0844ns

bull Fun Exercises TAYhl TBYlh TSYlh TSYlh

A

BY

S

2 x 1 Mux

A

B

S

Gate 3

Gate 2

Gate 1Y

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

40 59

KISS RULE ldquoKeep It Simple Stupidrdquo

deg Simple designs bull Can be debugged easier bull Have lower capacitance on any one output (less fan-out) bull Have fewer gates in the critical path (complexity =gtmore gates) bull Less Power consumption

deg Complex designs bull More gatescapacitance (probably slower clock rate) bull More functionality per cycle (may occasionally win out) bull More Power bull More Bugs

deg Which is better Better evaluate carefully

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

41 59

FPGA Overview

deg Basic idea 2D array of combination logic blocks (CL) and flip-flops (FF) with a means for the user to configure both 1 the interconnection between the logic blocks

Simplified version of FPGA internal architecture

Emulation with FPGA s

Зураг 2

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

42 59

Where are FPGAs in the IC Zoo

Acronyms SPLD = Simple Prog Logic Device PAL = Prog Array of LogicCPLD = Complex PLDFPGA = Field Prog Gate Array(Standard logic is SSI or MSI buffers gates)

Common Resources Configurable Logic Blocks (CLB)Memory Look-Up TableAND-OR planesSimple gatesInput Output Blocks (IOB)Bidirectional latches inverters pulluppulldowns Interconnect or RoutingLocal internal feedback and global

Зураг 3

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

43 59

FPGA Variations

deg Families of FPGArsquos differ in bull physical means of implementing user pro-grammability bull arrangement of interconnection wires and bull basic functionality of logic blocks

deg Most significant difference is in the method for providing flexible blocks and connections

Anti-fuse based (ex Actel)

Non-volatile relatively small- fixed (non-reprogrammable)(Almost used in 150 Lab only 1-shot at getting it right

Зураг 4

Зураг 5

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

44 59

User Programmability

Latch-based (Xilinx Altera hellip)

Reconfigurable- volatile- relatively large die size

Note Today 90 die is interconnect

10 is gates

Latches are used to 1 make or break cross-point con nections in interconnect 2 define function of logic blocks 3 set user options - within the logic blocks - in the inputoutput blocks - global resetclock

ldquoConfiguration bit streamrdquo loaded under user controlAll latches are strung together in a shift chainldquoProgrammingrdquo =gt creating bit stream

latch

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

45 59

Idealized FPGA Logic Block

deg 4-input Look Up Table (4-LUT) bull implements combinational logic functionsdeg Register bull optionally stores output of LUT bull Latch determines whether read reg or LUT

4-LUT FF1

0

latchLogic Block set by configuration bit-stream

4-input look up table

OUTPUTINPUTS

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

46 59

4-LUT Implementation

deg n-bit LUT is actually imple-mented as a 2n x 1 memory bull inputs choose one of 2n memory locations bull memory locations (latches) are normally loaded with values from userrsquos configuration bit stream bull Inputs to mux control are the CLB (Configurable Logic Block) inputs

deg Result is a general purpose ldquologic gaterdquo bull n-LUT can implement any function of n inputs

latch

latch

latch

latch

16 x 1mux16

INPUTS

OUTPUT

Latches programmed as partof configuration bit-stream

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

47 59

LUT as general logic gate

deg An n-lut as a direct implementation of a functiontruth-table deg Each latch location holds value of function corresponding to one input com-bination

Example 4-lut

Example 2-lut

INPUTS AND OR 00 01 10 11

0 0 0 1 1 0 1 1

Implements any function of 2 inputs

How many functions of n inputs

0000 F(0000)0001 F(0001)0010 F(0010)0011 F(0011)0011010001010110011110001001101010111100110111101111

INPUTSstore in 1st latchstore in 2nd latch

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

48 59

Why FPGAs (1 5)

deg By the early 1980rsquos most of logic circuits in typical systems were ab-sorbed by a handful of standard large scale integrated circuits (LSI ICs) bull Microprocessors busIO controllers system timers

deg Every system still needed random small ldquoglue logicrdquo ICs to help connect the large ICs bull generating global control signals (for resets etc) bull data formatting (serial to parallel multiplexing etc)

deg Systems had a few LSI components and lots of small low density SSI

(small scale IC) and MSI (medium scale IC) components

Printed Circuit (PC) board with many small SSI and MSI ICs and a few LSI ICs

Зураг 6

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

49 59

Why FPGAs (2 5)

deg Custom ICs sometimes designed to replace glue logic bull reduced complexitymanufacturing cost improved performance bull But custom ICs expensive to develop and delay introduction of product (ldquotime to marketrdquo) because of increased design timedeg Note need to worry about two kinds of costs 1 cost of development ldquoNon-Re

Зураг 7

Why FPGAs (3 5)

deg Therefore custom IC approach was only viable for products with very high volume (where NRE could be amortized) and not sensitive in time to market (TTM)deg FPGAs introduced as alternative to custom ICs for implementing glue logic bull improved PC board density vs discrete SSIMSI components (within around 10x of custom ICs) bull computer aided design (CAD) tools meant circuits could be implemented quickly (no physical layout process no mask making no IC manufacturing) relative to Applica-tion Specific ICs (ASICs) (3-6 months for these steps for custom IC) - lowers NREs (Non Recurring Engineering) - shortens TTM (Time To Market)deg Because of Moorersquos law the density (gatesarea) of FPGAs continued to grow through the 80rsquos and 90rsquos to the point where major data processing functions can be implemented on a single FPGA

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

50 59

Why FPGAs (4 5)

deg FPGAs continue to compete with custom ICs for special processing functions (and glue logic) but now try to compete with microprocessors in dedicated and em-bedded applications bull Performance advantage over microprocessors because circuits can be custom-ized for the task at hand Microprocessors must provide special functions in software (many cycles)

deg MICRO Highest NRE SW fastest TTMdeg ASIC Highest performance worst TTMdeg FPGA Highest cost per chip (unit cost)

deg As Moorersquos Law continues FPGAs work for more applications as both can do more logic in 1 chip and fasterdeg Can easily be ldquopatchedrdquo vs ASICsdeg Perfect for courses bull Can change design repeatedly bull Low TTM yet reasonable speeddeg With Moorersquos Law now can do full CS 152 project easily inside 1 FPGA

Why FPGAs (5 5)

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

51 59

Summary

deg Design = translating specification into physical components bull Combinational Sequential (FlipFlops) Wiresdeg Timing is important bull Critical path maximum time between clock edgesdeg Clocking Methodology and Timing Considerations bull Simplest clocking methodology - All storage elements use the SAME clock edge bull Cycle Time gt CLK-to-Q + Longest Delay Path + Setup + Clock Skew bull (CLK-to-Q + Shortest Delay Path - Clock Skew) gt Hold Timedeg Algebraic Simplification bull Karnaugh Maps bull Speed lt=gt Size tradeoffs (Many to be shown deg Performance and Technology Trends bull Keep the design simple (KISS rule) to take advantage of the latest technology bull CMOS inverter and CMOS logic gatesdeg Delay Modeling and Gate Characterization bull Delay = Internal Delay + (Load Dependent Delay x Output Load)deg FPGAs programmable logic

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

52 59

Нано электроникийн үүсэл

1Америкийн эрдэмтэн Эрик Дрекслер 21-р зуунд шинжлэх ухааны шинэ салбар- нанотехнолог бий болохыг урьдчилан хэлж байсан ба тодорхой өгөгдсөн атомын бүтэцтэй бодис багаж хэрэгслийг хямд төсөр байдлаар гаргаж авах шинэ технолог нь молякулан нано технолог байх болно гэдэг санааг илэрхийлж байв 2 1959 онд нобелийн шагналтан Ричард Фейман анх маш бага хэмжээний бодисын бүтцийг удирдах хянах асуудлыг анх дэвшүүлж ldquoтэр доор маш их орон зай байнаrdquo(There is plently of space on the bottom) гэж хэлж байжээ

Мэдээллийн системийн электроникийн бааз

Их багтаамж өндөр хурдтай мэдээллийн систем нь мэдээллийг үүсгэх хүлээн авах нэвтрүүлэх боловсруулах төрөл бүрийн функцийн наноэлектрон багаж хэрэгсэл микроконтроллёрын систем програмчлагдах контроллёр суперкомпьютер зэрэг электрон системийг агуулах ба нанотехнологийн ололтыг нэвтрүүлэн хэрэглэснээр түүний элементийн баазыг бүрдүүлэх болно

Нано технологийн онцлог шинж чанар

Нанотехнологийн онцлог чанар нь бодисын атомын нанобүтцийн электронон ба гэрлэн шинж чанар түүнийг удирдаж хэлбэржүүлэх физик-химийн онцлогийг тодорхойлох суурь хуулиудыг нээн

Нано электроникийн хөгжил

1904 онд английн эрдэмтэн ДАФлемингийн вакуумын диод 1946 онд ЛПе Форест РЛивен нарын вакууман триод 1947 онд УБраттейнДжБардинУШокли нарын анхны транзистор 1959 онд микросхем зохион бүтээгдэж цаашид эрчимтэй хөгжсөн нь өнөөгийн наноэлектроникийн шинжлэх ухаан техникийн хувьсгал болоход урьдчилсан нөхцөл болсон байна

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

53 59

Нано технологт нано электроникийн эзлэх хувь

Нанотехнологийн хэрэглээний чиглэлНано электроникНано матриал судлал

Хувь()4030

Нано биотехнологиПолимер

96

Нано цахилгаан химиНано оптек

32

Интеграл схемийн технологийн хөгжлийг үндсэн дөрвөн үе шатад хуваан үзэж болно

deg Микрон deg Дэд микрон deg Гүн дэд микрон deg Хэт дэд микрон Литограф

Дэд микроны үе 08microm технологоор 1990 онд гүн дэдмикрон 03microm литографын технологоор 1995 онд хэт дэдмикрон технологт 03microm-ээс доош литографт тус тус хамаардаг

Нано электроникийн хөгжил

20-р зууны сүүлчийн хагаст нээгдсэн микро-нанообъектын квантын шинж чанар хагас дамжуулагчийн элементын хэрэглүүр лазер электрон ба мөрдөх хонгилын микроскопын нээлт геномик ба биотехнологийн хөгжил

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

54 59

ИС-ийн харьцуулалт

Он

Технологийн төрөл (microm )

Нягтрал (транзисторcm)

1999

018

62m

2001 2003

015 013

10m 18m

2006 2009 2012

01 007 005

39M 84M 180M

Чипийн хэмжээ (cm)

Чадал (W)

340

1250

384 430

1500 2100

520 620 750

3500 6000 10000

Хавтангийн давхар 6-7 7 7 7-8 8-9 9

Компьютерийн хөгжлийн үе шатЗураг 8

Intel Pentium 4Intel Pentium 4 процессор 42 сая транзистор 018мкн ndashын технолог 15 Ггц давтамж 100 дээш зохион бүтээгчид ажиллаж байна DRAM нийлмэл санах байгууламжийн хэмжээ 2008 онд 16 Гбайт хүртэл өсөх болно

Санах ойн хэмжээ шаталттайгаар өсөж байгаа нь (ITANIUM)

Зураг 9

Давтамж ба тэжээлийн хүчдэл

Зураг 10

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

55 59

МП-ын нэгж шоод ноогдох транзисторын тоо санах ойн хэмжээ

Зураг 11

Мурын хууль

Энэ хуулиар интеграл схемийн нягтралын түвшин 18 сар тутамд 2 дахин сайжрах боломжтой байдаг ба 2065он хүртэлх өсөлтийг Зураг-10 -д үзүүлэв Гэвч ийм өсөлт технологийн 5-8 нмк хэмжээнд 2020 он хүртэл үргэлжлэх болов уу гэж эрдэмтэд үзэж байна

2065 онд

Зураг 12

Нано электроникийн онцлог

Квантмеханикийн онолоор электрон нь долгионы функциар илэрхийлэгдэх ба нанохэмжээсийн хатуу биеийн бүтэцэд энэ долгионы тархалт нь квантын хязгаарлал интерференц потенциалын саадыг нэвтрэх хонгилын үзэгдлийн нөлөөллүүдээр тайлбарлагдаж удирдагдах боломжтой байдаг

Электроны долгионлог тархалтЗураг 13

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

56 59

ЯлгааМатериалын нанобүтцийн электроны шинж чанар түүний эзлэхүүний шинж чанараас ялгаатай байдаг онцлогтой

Хонгилын үзэгдэлКвантын эгэл хэсэг тухайлбал электроны гайхамшигтай шинж чанар нь их энергитэй потенциалын саадтыг бага энергитэй электрон нэвтрэн давах чадвар юм Үүнийг хонгилын үзэгдлээр тайлбарладаг

Квантын хязгаарлалт

Электронууд нь тархахдаа энергийн тодорхой түвшингүүдтэй байдаг ба түүнийг квантын хязгаарлалт гэж нэрлэдэг

Интерференцийн үзэгдэл

Бодисын нанохэмжээст ижил болон жигд бус бүтцэд электронууд харилцан үйлчилцэхэд гэрлийн долгионд үүсдэг шиг интерференцийн үзэгдэл ажиглагддаг Энэ үеийн интерференцийн үзэгдлийн онцлог нь электрон цахилгаан цэнэгтэй байдгаас дотоод цахилгаан статик болон цахилгаан соронзон орны нөлөөгөөр электронон долгионы тархалтанд нөлөөлөх боломж олгодог

Цэнэг бүслэлтийн нөхцөлМөн квант хязгаарлалтын нэг онцлог нь цэнэг бүслэлтийн нөхцөл дэхь үзэгдэл бөгөөд нэг электронт транзисторыг зохион бүтээхэд ашигласан байна Энэ нь метал-тусгаарлагч -метал гэсэн бүтэцтэй байх ба электроныг удирдах боломжтой болно

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

57 59

Наноэлектроникийн элементийн баазНаноэлектроникийн элементийн баазыг хөгжүүлэх талаар гадаадын олон орон тухайлбал Америк Япон Европын орнуудын электроникийн фирмийн инженерүүд идэвхийлэн ажиллаж байна

Резонансан хонгилын транзисторРезонансан хонгилын транзистор нь квантын нүхэн дэхь потенциалын 2 саад бүхий диод бөгөөд түүний гурав дахь электродоор саадын потенциал резонанс явагдах нөхцлийг удирддаг

Транзисторын давтамж 1012 Ггц

Транзисторын сэлгэн залгагдах давтамж 1012 Ггц ба энэ нь орчин үеийн хамгийн сайн интеграл схемийн цахиуран транзистораас 1001000 дахин их болноИйм транзисторыг мэдээллийн системийн статик санах ойн элементэд хэрэглэж болно Цэнэгийн бүслэлтийн нөхцөл дэхь хонгилын үзэгдэлд тулгуурлан ажилладаг транзисторыг зохион бүтээсэн байна

Нэг электронт транзисторНэг электронт транзисторыг цэнэг бүслэлтийн нөхцөл дэхь үзэгдлийг ашиглаж хийдэг Энэ нь метал-тусгаарлагч-метал гэсэн бүтэцтэй байна

Транзисторын моделЗураг 14

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

58 59

Тоон интеграл схемд нэг бит мэдээллийг нэг электронт транзистор хадгалнаТранзисторын идэвхтэй мужид байх электроны тоо 10-аас бага байлгахыг хичээх ба энэ нь 10нм орчим хэмжээстэй квант бүтцэд хамаарагдана Тоон интеграл схемд нэг бит мэдээллийг нэг электронт транзисторт хадгалж болно Тухайлбал 1024 бит багтаамжтай санах ойн нэг нанокристалт схем орчин үеийн хэт өндөр нягтралттай интеграл схемээс 1000 дахин их мэдээлэл агуулах боломжтой

Квантын транзистор1986 онд эрдэмтэн ФСолсын санал болгосон квантын транзистор нь вакуум дахь электроны фазын интерференцийн үзэгдэлд тулгуурлан ажилладаг ба сувгийн эмиттер коллектор тэдгээрийн хоорондох конденсатороос бүрдэнэ Конденсатор нь вакуум дахь электроны явах зам түүний фазын интерференцыг өөр дээрх цахилгаан статик потенциалаар удирдана Транзисторын ажлын давтамж 10111012 Ггц

Атомын сэлгэн залгуур1993 онд Японы эрдэмтэн ЮВада атом ба молекулын энергийн түвшингийн нэмэлт квантын шинж чанарыг ашигласан тоон сэлгэн залгах нанохэрэглүүрийг зохион бүтээсэн

Нано хэмжээст элементийн бүтэцЗураг 15

Эрчим Хүчний Инженерийн

Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС

ГАРАХ

59 59

Суперкомпьютерыг хийх бааз

Атомын релег ашиглан логик наноэлементүүд динамик санах ойг хийж байна Мөн түүнийг 200мк2 талбайд 109 байт шуурхай санах ойтой суперкомпьютерыг зохион бүтээх оролдлого хийж байна Атомын релег зохион бүтээхэд атомыг удирдах зорилготой хонгилын мөрдөх микроскоп хийх шаардлагатай юм

Мэдээллийн наноэлектроникийн баазМэдээллийн наноэлектроникийн системийг бүрдүүлэхэд

наноэлементийн баазыг амжилттай шийдвэрлэж байна