LSIテストの現実 - FUJITA Laboratorytimcheng/NOTES/03_Furukawa_guest_lectur… · 1 All Rights Reserved - Advantest Corporation LSIテストの現実テスタ工程の基本とテストシステム

1

All Rights Reserved - Advantest Corporation

LSIテストの現実テスタ工程の基本とテストシステム

SoCテストシステム事業本部 OAI統括PJ

古川靖夫

All Rights Reserved - Advantest Corporation2

目次

１．はじめに

テスト工程のミッション、先ず出荷

品質とブランド価値

テスト工程とは

2. デバイステストの基礎

基本的なテストの種類

ロジックのテスト

メモリのテスト

アナログのテスト

SoC(混載デバイス)のテスト

3. テスト・システムの概要

ロジック、アナログ、SoC

4. 高速テストにおける課題

タイミング精度、電源の課題、デバイスインターフェースの課題

2


累積プロセスコスト：1000万円／日

（10万個＊100円）

設計費、本社費などのコスト：1500万円／日

出荷価格：4000万円／日

（８万個＊500円）

テスト＆組立

コスト：計370万円／日

固定費：300万円／日

変動費：30万円／日

不良対策保険金：40万円／日（出荷価格の1%）

利益： 930万円／日（出荷価格-累積コスト）

P2Fの改善による、利益改善： 10万円／日

=2万個*1%（P2Fの比率）*500円

不良品（2万個、P2F含む）

テスタの付加価値は良品という“製品”を作ること100円の材料を500円の“製品”（良品）にする

緑字の部分はテスタの高精度化で改善可能

注：これらの数値は単なる例であり、根拠があるものではありません。

テスト工程への投入ウエハ

歩留まり損失：200万円／日 (2万個＊100円）

１．はじめに


Otp(overall throughput)= N(volume)*Y(yield)*Prc(price) – (Ctp(Cost of total process)+Cds(Design cost))

N=Process_capacity(area)/(Die_area(1+Robust_design_overhead))

N

Y

Prc

Otp

Cash Flow expansion of a customer

If production starting is delayed, profits will decrease this much!

time

１．はじめに

3


Brand premium or defamation

10 100 1000

DPM

+20%

+10%

0%

-10%

-20%Bra

nd p

rem

ium

or d

efam

atio

n

1 2 3

Year

+10%

0%

-10%

4 5 6

Defamation is rapid

Brand premium v.s. Time

Brand construction is slow.

Defect Per Million (DPM)

Relation between DPM and Brand premium

Serious loss occurs.

１．はじめに


テストからみたデバイス生産の工程

仕様検討

機能設計

回路設計

レイアウト設計

マスク作成

ウェハー製造

ウェハー・テスト

パッケージング

最終テスト

出荷/受け入れ検査(ユーザ)

システム・論理シミュレーション

故障シミュレーション

テスト・パターン作成(ATG)テスト・プログラム作成

テスト容易化設計（DFT)

工程毎の評価

テスト(評価、生産性、自動化)不良解析信頼性テスト

(バーンイン・テスト等)

デバイスの工程デバイス・テスト関連キー･ワード

１．はじめに

4


なぜテストするのか

１．はじめに


テストと検証

•テストの定義

○LSI内部に仮定故障がないことを調べる

×LSI回路が正しく動作することを調べる

１．はじめに

5


故障の定義

• 故障は回路内の欠陥によって生ずる。製造プロセスにおいて生ずる故障を対象とする

• 設計上の誤りは直接対象としない

• 設計上の誤りは設計検証（verification）によって検査す

る必要がある

• しかし、現実的には設計の問題を避けるために“テスト”している場合もある

１．はじめに


故障モデルの分類

• 固定故障と一時的故障

• 論理故障

縮退故障、一部の短絡故障、一部の開放故障

• 非論理故障

消費電力の増加、クロック速度の低下（遅延故障）

• アナログ故障

パラメータの変動、動作マージンの変化

• 単一故障と多重故障

１．はじめに

6


基本は設計目標どうり動作すること

２．デバイスのテストの基礎

パフォーマンスボード(PB)

テストヘッド

DUT

絶対最大定格

項目記号定格単位備考

Min STD Max

電源電圧 VDD 1.10 3.30 3.485 V

出力電流 IOL - - 20 mA

VI - VDD+0.5 V入力電圧

PD 500 mW消費電流

Ta -40 25 +85 ℃動作温度

定格


Min STD Max

クロック CLK - - 250 MHz

- 10 nS遅れ時間

端子条件

1

Tpd2,3,..

CLK

D0

CLK

Tpd


基本的なテストの種類


①導通テスト

②DCテスト

③ファンクショナル・テスト

④ACテスト

⑤SCANテスト（ストラクチャル・テスト）

⑥電源関連のテスト

7


① 導通テスト


デバイス(DUT)

V

ISVM

VDD = 0V

GND(VSS)

+100μA

+0.6V前後

デバイス(DUT)

V

ISVM

VDD = 0V

GND(VSS)

-100μA

-0.6V前後


② DCテスト


デバイス(DUT)

VDD = 3.3Vmax

GND(VSS)

0V時のリーク電流

A

3.3V時のリーク電流

IIH/IIL ( Input Leakage Test)

デバイス(DUT)

VDD = 3.485Vmin

GND(VSS)

VOH/VOL ( Output Level Test)

V

ISVM

-5mA時の出力“H”電圧

5mA時の出力“L”電圧

VSIM

8


③ ファンクショナル・テスト


ComparatorVOL

VIL

50Ω

デバイス(DUT)

CLK

DATA

STRB

DO1

ファンクション・テストには、下記等がある

VIL/VIH テスト

VOH/VOL テスト

IOL/IOH テスト

HiZ テスト

各種機能テスト・パターンによる機能テスト

最大動作速度

電源電流

動作電源電流


④ ACテスト


定格


Min STD Max

クロック CLK - - 250 MHz

- 10 nS遅れ時間

端子条件

1

Tpd 2,3,..

CLK

D0

CLK

Tpd

デバイス(DUT)CLK

CLK

D0

Tpd

T0T0

STRB

測定対象データが得られるまでサーチ

9


⑤ SCANテスト（ストラクチャル・テスト）


Stuck at ‘0’ Fault

Stuck at ‘1’ Fault

Vdd

故障の種類 Fault Simulation

‘0’のコントローラビリティ‘1’のコントローラビリティ

入力

出力

‘0’のオブザーバビリティ‘1’のオブザーバビリティ

ATG回路活性化法DアルゴリズムPODEMFANSOCRATES


⑤ SCANテスト（ストラクチャル・テスト）

２．デバイステストの基礎

Primary Pattern P1

P2

P3

ScanPattern

S1

S2

S3

10


⑥ 電源関連のテスト

• 電圧裕度

• 電源電流

• 故障の発見(IDDQ、等)


電源電圧500mV/div

供給電流100mA/div

IDDq1mA/div

IDDq Fail

A

B

C

1μA/1mV分解能


ＩＤＤＱ＠スピード・機能テスト

ACスキャンスキャン

236 1473

7 7

20785 7

665 12

218 16

Agilent, ITC, 2000

テストの種類と不良検出の例


11


ロジックのテスト


VDDB

A

CBA

1

0 0

0

0 1

1 1

1 0

1 1

1

1

1

0

1

0

Stuck at ‘1’

VDD

B

A

CC

C

B

A



NOP R X<XB Y<YB NOP W /D X<XB Y<YB XB<XB+1 YB<YB+1 ^ BX

テスト・プログラム例

メモリのアドレス

0

Ｎ

W0 W1R0

パターンの長さ

1 W0

W0

W1R0

W1R0 W0R1

W0R1

W0R1

Marching Pattern(MARCH)

R0/W1

メモリ・セルへのアクセス例

R0/W1 R0/W1


12





アナログのテスト

オフセット誤差

出力コ｜ド

入力電圧

出力コ｜ド

入力電圧

出力コ｜ド

入力電圧

出力コ｜ド

入力電圧

出力コ｜ド

入力電圧

ゲイン誤差ノン・リニアリティ誤差ディファレンシャル

ノン・リニアリティ誤差ミス・コード

A/Dのテスト

オフセット誤差

出力電圧

入力コード

ゲイン誤差ノン・リニアリティ誤差ディファレンシャル

ノン・リニアリティ誤差

D/Aのテスト

測定値

理想の特性

測定値

理想の特性

測定値

理想の特性

ΔV

コードか出ない

出力電圧

入力コード

出力電圧

入力コード

出力電圧

入力コード

測定値

理想の特性

測定値

理想の特性

測定値

理想の特性


13


SoC(混載デバイス)のテスト

• 基本は各機能のチェック

• 等価なテストで効率を上げる



パイオニアのDHH/DVDレコーダの例 (１)

2003 夏モデル


14


パイオニアのDHH/DVDレコーダの例 (２)

2003 冬モデル



パイオニアのDHH/DVDレコーダの例 (３)

2003 夏モデル 2003 冬モデル


15


デバイスの種類とテスタの種類

３．テスト・システムの概要

デバイスの種類

システムＬＳＩ

システムLSI、…

ロジックＩＣ

MPU、ｹﾞｰﾄ・ｱﾚｲ、…

メモリＩＣ

DRAM、SRAM、…

アナログIC

A/D、D/A、RF、…

システムLSI/ロジック・テスタ

メモリ・テスタ

アナログ・テスタ T7610

T5585

T2000


テスト・システムの機能ブロック


ﾜｰｸｽﾃｰｼｮﾝ

テスタ・コントローラ

タイミング発生器

テスト・パターン発生器

01010110・・・・

波形整形器

ドライバー

デバイス(DUT)

コンパレータ

論理比較器

不良解析器メモリ

01010110・・

01000110・・

1

0Fail

入力電圧基準器

出力電圧基準器

デバイス用電源

DC測定器

AV

ISVMVSIM

AExp.Data

16


ピン・エレクトロニクスの概要


デバイス(DUT)Driver

VIH

VIL

High/Low

I/O control

50Ω

Comparator

ComparatorVOL

VOH

STRB

Sampled Data H

Sampled Data L

50Ω

IL

VT

IH

DCLM

DCLP

DC測定器

AV

ISVMVSIM

CAL

外部負荷

テスタ外部


デバイスへの信号印加


デバイス(DUT)

Driver

VIH

VIL

High/Low

I/O control

50Ω

外部負荷

テスタ外部

50Ω

GND(VSS)

Rate, Cycle, ….T0

タイミング

波形モード

パターン

入力波形を作るための三要素

クロックAクロックBクロックC

RZ

NRZ

01

50Ω

17


デバイスからの信号出力


デバイス(DUT)I/O control

Comparator

ComparatorVOL

VOH

STRB

Sampled Data H

Sampled Data L

50Ω

IL

VT

IH

DCLM

DCLP

外部負荷

テスタ外部


メモリのテスト・システム


デバイスＩ／Ｆ

M6751Aダイナミック・テスト・ハンドラ

T5591Rメモリ・テスト・システム

DUTSocket Board

Spring probe Out View

μBGA socket

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不良マップと不良救済


不良救済

予備不良セル不良カラム予備

Ｘ

Ｘ

ＸＸ

ＸＸ

不良マップ


アナログのテスト・システム


CDMA変調波824MHz -10dBm

ACP：-73.32dB（IS-95）

PDC変調波940MHz -10dBm

ACP：-71.25dB

SG

波形メモリ

BPF BPF RF ポート

変調波発生方式

DUT

信号源

VFG：Video Frequency Generator

A/D

RF ポート

LoSG

IF Sel

メモリ信号処理

FFTDFTパワー計算

：

FFT（スペクトル）タイム・ドメイン波形

VFD

DUT信号源

VFD：Video Frequency Digitizer

サンプリングミキサー

ベクトル・レシーバ

テスト・ｼｽﾃﾑ内の信号処理器

テスト・システム内の信号発生器

D/A

VFG

19


SoC(混載デバイス)のテスト・システム


長大なスキャンパターン

スキャンPG

アナログ測定器4pin

1GW

AFG 200kHzAFD 200kHz

VFG 40MHzVFD 50MHz

メモリ用PG(ALPG)

ALU

ADD t OFFSET

ADD t+1

演算によるパターン

IDDQ測定器 A

STRB

DUT


SoC(混載デバイス)のテスト・システム


TestModule

20


市場のトレンド

４. 高速テスト

Internet Other Mobile Network

Wired Network

Network

Mobile phonePDA

Multimedia Terminals

Wireless NetworkPC

Consumer Electronics

グラフィック

メモリ

ディスク

DVD/CD

ワイアレスネットワーク

デジタルビデオ

デジタルカメラ DVD/HDDレコーダ HDテレビワイアレスホームサーバ

ワイアレスLAN

画像機能付携帯電話

USB2.0

SerialATA

GigabitEthernet

Hyper

Transport

PCIExpress

XDR

Memory

IEEE1394

DVI/HDMI

PCIExpress

GigabitEthernet

SerialATA

USB2.0IEEE1394

RF

USB2.0

GigabitEthernet

RFRF

RF

SerialATA

PCIExpress

SerialATA

PCIExpress

ゲーム機

InfiniBand XAUI Fibre Channel SONET/SDH

高速シリアル、差動、小振幅、パケット通信


SoCデバイス機能

High

Spe

ed M

emor

y I/F

DRAM SRAM

FlashAudioVideoRF

ProcessorCore

DSPCore

MultimediaProcessor

High SpeedI/O I/F

DUT

USB2.0SerialATA

GigabitEthernet

Hyper

Transport

PCIExpress

XDR

Memory

Redwood Rapid I/OIEEE1394

DVI/HDMI

PCIExpress

DDR/DDR2

RF

アナログ

マンーマシンインターフェイス(入出力、表示)

P/SConv.

S/PConv.

パラレルからシリアルに変換がトレンド

高速シリアルライン

Hyper

Transport


21


テスト・システムの誤差

PE

Driver

FC/SC

Digital Oscilloscope

Standard Clock

(TG)

Clock Generator

Mother Board

Socket Board

DUTSignal Path

SignalA

SignalB

SignalC

Skew

P 1

P 4

P 7

P 1

1

P 1

4

P 1

7P 2

1

P 2

4P 2

7

P 3

4

P 3

7

P 4

0P 4

3

P 4

6

P 5

0

P 6

5

P 6

8

P 8

0

Pin No.

-200-175-150-125-100-75-50-250255075100125150175200

位相

誤差

[ps]

±120 ps

TrTf

２．ジッター

１．スキュー

主な誤差要因

４ . 高速テスト


誤差の影響

800MHzのテストにおいて、スキュー：±100ｐｓジッター：±150ｐｓ

→デバイスに1.3GHzの実力が

求められるのと等価

４ . 高速テスト

22


スキュー誤差対策

オシロスコープ

CALコントローラとオシロスコープで

ＴＧリニアリティの高精度補正を行う(実行時間：イニシャル23分＋2分

/pin)

（標準CAL）オシロスコープによる補正はトリガのみ、

このトリガを基準に各ピンのDriver/DRE-vtt modeを調整

高精度CAL

（標準INIT）テスタ自身で補正を

行う

オシロスコープで、トリガ、およびピンのDriver/DRE-vtt modeのピン間スキューを小さくする

(実行時間：１分/pin)

高精度ＩＮＩＴ

CALコントローラ



ジッター誤差対策

デバイス(CMOS)設計：

Tpd温度変化補償

ワンチップ内での高精度部とロジック部のアイソレート

ダイナミック電流変化の補償

0

50

100

150

200

250Signal 1

200MHz 400MHz 800MHz

入力周波数

ジッ

タ[ps]

0

10

20

30

40

50

60

200MHz 400MHz 800MHz

入力周波数

ジッ

タ[ps]

12.8pS

①ジッターの例 ②信号の成分の吟味が必要Signal 2

測定器A測定器B測定器C

測定器A測定器B測定器C


23


高速システムの高速テスト対策

Liquid jacketLiquid jacket

回路設計技術

冷却技術高精度キャリブレーション

MFBoard

MFBoard

Main Frame

PumpWater stock

熱交換器二次冷却水

P

Pump

P

Pin electronics

liquid stock

TGFC

二次冷却液

一次冷却水

27±0.5℃

7℃～20℃80～200 L/分

5℃ UP

Cooling unit

Teseter IN Teseter OUT

密閉空冷 (Main Frame)

浸漬液冷 (Test Head)

Liquidjacket

Cooling coil

27℃

Air

AC/DC電源

回転ﾍﾞｰｽ

DISTVIO

DR/CP

ジッター

スキューシステム安定度



電源対策１S

DUTDPU

L1 L2 Ldps

C1C2

F

Vol

ts

Time

SW閉じる

C1効き始める

DPU反応して回復にむかう

C2がそろそろ効いてくる

C1のみの場合

デバイス動作中の電流変化電流変動

電圧変動

200mV以

下

200mV以

下

2V

入出力信号

√LC


24


電源対策２

power

Small capacitance22uFx54 = 1188uF

GND

Additional Capacitance470uF

C3 C2

C1

テスト・ボードの例

ＩＣソケット付近の例



電源対策３

100mV/div

100mV/div

DPS 14パラレル接続

DPS 7 パラレル接続

161mV

50mV/div

187mV

50mV/div

50mV/div

223mV

50mV/div

251mV

NGNG

OK OK

デバイス電源仕様：２Ｖ±200mV


25


デバイスインターフェイス１

GND PPS

PCON

IC Socket：

Device :TSOP

PPS Pin

Socket-board

}

PPS P lane

IC Socket：

GND Pin

GND Plane

GND PPS

PCON

Device :BGA

PPS Pin

Socket-board

}

PPS P lane

IC Socket ：

GND Pin

GND Plane

GND PPS

PPSGNDHGND

PCON

ICSocket

Device

SignalLandS+G

Pattern

CablesS+F+GCable

Coax-Cable

SignalLandS+G

Connecter

Socket-board}

}Performance-board

Test-HeadH LVT

DRCP

ゥェハ用DI パッケージ用DI

パッケージ用DIの接続例

ソケット部分の接続例

１．信号配線

２．スルー・ホール３．ソケット・コネクタ

４－１. 高速テスト


デバイスインターフェイス２

入力波形試料A

試料B

試料C

W寸法 H寸法パターン長

試料A 0.25mm 0.3mm 300mm試料B 0.16mm 0.2mm 300mm試料C 0.09mm 0.1mm 300mm

パターン幅の違いによる波形減衰

配線パターン幅（５０Ωルール）

W寸法

H寸法

基板断面

最適なパターン幅設計ルールと配線方法の確立

特性インピーダンスＺZ ∝｛ 1／√ε ・ｌｎ（Ｈ／Ｗ）｝

ε：非誘電率

０．２５ｍｍが損失が少ない


26


デバイスインターフェイス３

パフォーマンスボード

…………………………………………………………………… ………… ………… ………… ………… ……………………………………………………………………

ＧＮＤ層幅広い→浮遊容量小幅狭い→浮遊容量大

幅広い→浮遊容量小幅狭い→浮遊容量大

スルーホール

抜き

1.27mm

・浮遊容量：小・ｲﾝﾀﾞｸﾀﾝｽ：大

・浮遊容量：大・ｲﾝﾀﾞｸﾀﾝｽ：小

・浮遊容量：中・ｲﾝﾀﾞｸﾀﾝｽ：小

ＧＮＤに流れる電流量

ＧＮＤ強化と信号端子の浮遊容量増加を抑制



デバイスインターフェイス４

ノーマルソケット＋

アダプタソケット

高性能ソケット

５０Ω５０Ω２ｐＦ５ｐＦ

１００ｐＳ３．５ｎＳＺ＝５０Ω

リード部：４ｎＨ

ソケットのリード部

４ｍＡ

リード部：１５ｎＨ

等価回路

１００ｍＶ

２．５ｎＳ

観測点

0.5nS

シミュレーション結果


27


デバイスインターフェイス５HC-Type

HC Socket

Device

Socket-board

}

Hole

Pogo-Type

Pogo Socket

Device

Socket-board

}

Bia-HoleLand

Sheet-Type

Sheet SocketDevice

Socket-board

}

Bia-HoleLand

1nH以下へ

1.5nH 0.5nH

信号

電源


All Rights Reserved - Advantest Corporation

バックアップ

28


0.00E+00

2.00E-01

4.00E-01

6.00E-01

8.00E-01

1.00E+00

1.20E+00

-200 -150 -100 -50 0 50 100 150 200

Fail判定分布 Pass判定分布

DUT分布

判定値

F2P(Fail to Pass):FailをPassに誤判定

通常F2Pは30ppm以下

P2F(Pass to Fail):PassをFailに誤判定

生産ロス

テスタの測定精度と生産ロスの関係


0.00E+00

2.00E-01

4.00E-01

6.00E-01

8.00E-01

1.00E+00

1.20E+00

-200 -150 -100 -50 0 50 100 150 200


DUT分布

判定値

P2F:PassをFailに誤判定

生産ロスの増大

F2P改善のため判定値のガードバンドを広げると生産ロスが増大する

F2Pは減少

ガードバンド拡大

29


0.00E+00

2.00E-01

4.00E-01

6.00E-01

8.00E-01

1.00E+00

1.20E+00

-200 -150 -100 -50 0 50 100 150 200


DUT分布

判定値

テスタが高精度の場合、生産ロスもF2Pも最小


ロジックの不良マップ

４．BIST/SCAN

LogicLogic部の部のSCANSCANテストの不良解析機能を提供テストの不良解析機能を提供

１．BIST/SCAN等のデータからレイアウトマップ表示

２．SCAN FF位置の統計データからのレイアウト表示

３．レイアー毎の色分け表示

４．チップ、ウェハーの重ね合わせと統計処理

(５．メモリとロジックの複合表示)

30


テスト作業の概要

４． EDAとのリンク

Flash

SRAMController

DSP

Analog

RF 設計

TestPAT

TestSpec.

Flash

SRAMController

DSP

Analog

RF

DFT(SCAN)

DFTの挿入

TestPAT

TestSpec. Test

PAT

TestSpec.

設計時のテスト関連作業

TestSpec.

仕様

Flash

SRAMController

DSP

Analog

RF

ES特性評価テスト仕様

TestPAT

TestSpec.

最終

設計データからのプログラム作成

信号・電源対応

テスト・パターンの変換

特殊テストの考慮

テスタの制限

変換作業が多い誤りが発生しやすい

初期の評価

製造上の問題

テスト(パターン)の問題

システム・治具の問題

設計上の問題

原因発見が困難

テスタ(誤差スキュー等)

治具(追加回路、反射、クロストーク等)

テストプログラム、パターンの修正、調整(タイミング)

不具合時の原因究明

テスト・ライン

新規製品の立上げテスタ機種変更歩留まりのモニタ・向上

テスト・コスト(テスタ価格、テスト時間、など)

テスタ(メーカ間誤差)

治具(特性の変化)

テストプログラム、パターンの変換

不具合時の原因究明

テスト・コスト(テスタ価格、テスト時間、など)

データログ

統計処理

ウェハ時(マップ表示)

不具合の原因究明

生産コスト(歩留まりの向上)

デバイスの複雑化、分業等により問題の長期化と後戻り・繰り返しが多くなる!デバイスの複雑化、分業等により問題の長期化と後戻り・繰り返しが多くなる!

テストをまとめる人


EDAからテスト・システムへの変換

新しい生成環境（ＴＲＣ、テスト変換、仮想テスト）

設計時にテスタ制限を考慮して貰うことで、テストパターン変換が大幅に簡単になる！！

EDA (Test Bench)

＜デバイス設計時＞-テスタルールチェック-テストパターン変換-仮想テスト（再シミュレーション）

RuleChecker

Test PatternConverter

Test BenchProgram

TestData Log

①機種別ルールチェック

②テストパターン変換

③仮想テスト

④試験結果フィードバッグ

TesterSpecification

Database

Test ProgramTest Pattern(ATE format)

DeviceDeviceModelModel(HDL)(HDL)

仮想テスタ(Vsim)

仮想テスト

ATE(実機）

Load


31


EDAとテスト・プログラムの環境の統一

ATETest ProgramConverter Load

Test ProgramTest Pattern(ATE format)TDL or SIF

EDA

論理Simulator

DeviceModel

WaveformViewer

仮想テスタ(Vsim)(テスタOSそのもの)

仮想ハｰドウェア

テスタGUI Tools

テスタ環境

EDA環境

Tester/Simulator変換

テスト

プログラム

テスト

パターン

Pinmap Editor Test Editor

Timing Chart Editor Voltage Editor

SHMOO Plot

Pattern Viewer

Logic Analyzer

Oscillo Scope

Flow Editor

比較


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