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ATLAS 実験ミューオントリガーエレクトロニクスの開発と概要

神戸大学自然科学研究科 (D3)

一宮 亮

理研ワークショップ：放射線検出器と電子回路の課題と展望

-- 光子検出器を中心に2005 年 5 月 11 日

ATLAS Detector

LHC Project

ATLAS LHC-B

ALICE

CMS

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Physics potential at LHC• Higgs, SUSY 発見を始めとする、 ~1TeV までのエネルギーフロン

ティアの新物理を開拓する実験。• t, b や W/Z 粒子の精密測定実験。 ( 膨大な生成量 )

Higgs discovery sensitivity

100 GeV 1 TeV

Event rate at low luminosity (1033/cm2/s)

5 sigma

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ATLAS Detector• 陽子コライダー

– 重心エネルギー： 14TeV– Luminosity: 1034/cm2/s (at high lumi.)

• 高いバンチ衝突頻度– 40MHz (25ns)– ~20 Interactions/bunch(min. bias)

-Inner Tracker-Calorimeter(EM, Hadron)-Muon Spectrometer

-トリガ用測定器-Thin Gap Chamber(TGC) [ エンドキャップ部 ]-Resistive Plate Chamber(RPC) [ バレル部 ]

- 精密測定器-Monitored Drift Tube(MDT)

ATLAS Detector

⇒ 確実なバンチ識別が可能な、高速な トリガ用検出器と専用エレクトロニクスが必要 (Level-1 Trigger:40MHz

75kHz⇒ )

Event Display with pile-up

(at high lumi.)

H → γγ

Event Display without pile-up

(at high lumi.)

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ATLAS Trigger System

• Level-1 Trigger– バンチ交差周波数 (40MHz) に同期

した Pipeline 処理。– トリガ用検出器 (Muon, Calo.) から

の信号を用いて、トリガレートを７５ kHz まで絞る。 (max:100kHz)

– Bunch ID の付加。– 許容 Latency ： 2μ ｓ– 採択されたデータは全検出器の Pi

peline Memory から読み出される。 Readout

• Level-2 Trigger– Level-1 Trigger で選択された RoI

から読み出す。 (RoI Mechanism)

• Event Filter– Computer Farm での処理。

ATLAS Trigger System

3 段階の Trigger Selection * Trigger された データは読み出される

(Trigger) (Readout)

７５ kHz→

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Thin Gap Chamber(TGC)

動作条件• wire potential ～ 3.1kV• gas mixture CO2-n-pentane(55:45)• gas amplification 10^6

要求される仕様： time jitter ≦ 　 25ns efficiency ＞ 99% rate capability ＞　 100Hz/cm^2 long term stability ～ 10 years

GND

1.6mm

1.8mm

1.4mm 1.8mm

50μ ｍ

Pick-up strip

FR4 layer

Graphite layer

断面図1365

1200

1245

17 ～ 41

２種類のスペーサー ワイヤーグルーピング

Pick-up strip によって二次元読出しが可能

9 ～ 57

単位：ｍｍ

構造図 (T7 type)

等電位面

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TGC Trigger System

ミューオンのトラック finding +磁場による横運動量 (pT) 解析

３プレーンのチェンバ配置 (M1, M2, M3)

無限運動量トラック ( 衝突点と M3 間の直線） からのずれを数値化

•Low-pT 判定–M2 でのずれを測定 (R, φ ）

•High-pT 判定–M1 でのずれを測定 (R, φ ）

•R-φ統合

R

–合計 ~320,000 channels の入力–この多チャンネルを効率よく処理するために、出来る限り多くのエレクトロニクスは、 On-Detector( 実験室内） に設置したい。 (channel 単価を安くすべし！）–実験室外への信号は全て光ファイバーによるシリアルリンク (~100m) で行う。

On-Detector Electronics

方法：

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TGC Electronics

＊初段の、 ASD(Amp.-Shaper-Discri.), PP(Patch Panel; タイミング調整回路 )以外は全てロジック ( デジタル ) 回路。

３つの主要パス(1)TriggerLevel-1 判定のためのトリガ候補の選出　 (40MHz での pipeline 動作 )(2)ReadoutLevel-1 判定されたイベントのデータを読み出し (最大 75kHz)(3)Controlパラメータの設定などモジュールの制御　 (slow control)

ASD

実験ホール（放射線環境）

エレキハット

HPT SSW HSC

SL ROD

CCI

PS Board

PS Board

＊

＊

光リンク (100m)

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ロジック回路用半導体デバイスの比較

デバイス 長所 短所ロジック IC(74 シリーズなど ) •入手が容易。

•少量製作に向く。•回路の修正には、基板の作り直しが必要となる。•大規模な回路には、多量の素子数が必要となり、開発も困難になる。•集積度が低いため、高速動作が困難。

Complex Programmable Logic Device (CPLD)

•不揮発性。•小 - 中規模の回路に適する (VME, CAMAC インタフェースなどデコーダ系の回路に向く )•高速動作 (latency が一定 )•回路の修正が容易。

•構造上、比較的レジスタ数が少ない。•FPGA に比べて高価格。•内蔵する Flash/EPROM(configuration memory)へのデータ書き込み用の昇圧回路がある。

Field Programmable Gate Array(FPGA)

•ASIC並の大集積度のものや、内蔵メモリを備えたデバイスがある。•CPLD に比べて低価格で大容量。•回路の修正が容易。

•揮発性のため、電源投入時にデータ書き込みが必要。 (外部 Flash/EPROM など )•複雑な組み合わせ回路では、 CPLD/ASIC に比べて速度が出ない。

Application Specific IC(ASIC) •最も高速な動作が可能。•任意のサイズのメモリやアナログ回路を組み込むことが出来る。•IO ピンの仕様も任意に設定可能（配置、電圧規格 (TTL/LVDS など ))

•開発費用が高額で、数千個以上の使用数がないと価格的にメリットがない。•回路の修正が必要となった場合、再試作となり、高額な費用が掛かる。•製作に専門的な知識が必要。

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TGC エレクトロニクスとその放射線環境

この環境下で、懸念される影響↓

実験ホール

エレキハット　

• Single Event Effect (SEE) 　 [ 確率的現象 ] による影響　 ← 5.6x1011 hadrons/cm2 – メモリ及びレジスタ値の反転。 (TGC エレクトロニクスの環境では、数分に 1 回程度 )– FPGA/CPLD の configuration data( デバイス内部の SRAM に記録）が変化し、異なった回路に変

化してしまう。

• Total Ionizing Doze(TID) 　 [蓄積効果 ] による影響　 ← 23.8krad – 特性の変化 ( 動作速度の低下、消費電流の増加）。– 最悪の場合、デバイスが永久故障する。 (基板の交換は困難）– CPLD など不揮発性の Flash/EPROM 構造をもつデバイスは、内部昇圧回路の放射線損傷により再書き込みが出来なくなる可能性がある。

TGC エレクトロニクスで使用する電子回路素子では、 10 年で

23.8krad （電離放射線による吸収線量） 5.6x1011 hadrons/cm2

の放射線に耐えなければならない。（Safety Factor含む）

=>FPGA/CPLD は、使用困難！

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ロジック回路用半導体デバイスの比較　

デバイス 長所 短所ロジック IC(74 シリーズなど ) •入手が容易。

•少量製作に向く。•回路の修正には、基板の作り直しが必要となる。•大規模な回路には、多量の素子数が必要となり、開発も困難になる。•集積度が低いため、高速動作が困難。

Complex Programmable Logic Device (CPLD)

•不揮発性。•小 - 中規模の回路に適する (VME, CAMAC インタフェースなどデコーダ系の回路に向く )•高速動作 (latency が一定 )•回路の修正が容易。

•構造上、比較的レジスタ数が少ない。•FPGA に比べて高価格。•内蔵する Flash/EPROM(configuration memory)へのデータ書き込み用の昇圧回路がある。

Field Programmable Gate Array(FPGA)

•ASIC並の大集積度のものや、内蔵メモリを備えたデバイスがある。•CPLD に比べて低価格で大容量。•回路の修正が容易。

•揮発性のため、電源投入時にデータ書き込みが必要。 (外部 Flash/EPROM など )•複雑な組み合わせ回路では、 CPLD/ASIC に比べて速度が出ない。

Application Specific IC(ASIC) •最も高速な動作が可能。•任意のサイズのメモリやアナログ回路を組み込むことが出来る。•IO ピンの仕様も任意に設定可能（配置、電圧規格 (TTL/LVDS など ))

•開発費用が高額で、数千個以上の使用数がないと価格的にメリットがない。•回路の修正が必要となった場合、再試作となり、高額な費用が掛かる。•製作に専門的な知識が必要。

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Anti-Fuse FPGA– Anti-Fuse FPGA(Actel, QuickLogic)

• 回路構成は、 configuration memory ではなく、 Open 状態の Anti-Fuse を Short させることにより決定される (焼き切り型で、再プログラム不可 ) 。

• コンタクト抵抗が少ないため、 FPGA の中では最も高速。• 宇宙・航空用途に多く採用実績があり、 ASIC と同様に SEU によ

るレジスタ値の書き換わりを訂正する多数決ロジック (Voting Logic, TMR) のライブラリが用意されている。

Anti-Fuse

多数決論理回路(Voting Logic, TMR)

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デバイスの選択

実験ホールエレキハット

PS-PackHSC CrateASIC FPGA(Anti-fuse)

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ASIC　 Development (SLB ASIC)

• 4ブロックで構成– Input (mask, delay調整 )– JTAG( レジスタ設定用 )– Trigger(Low-pT 判定 ; 40MHz 動作 )– Readout( 読み出し系 ; 75kHz 読み出

し )

• ROHM 社 0.35m CMOS– セルベースＡＳＩＣ (3metal+1poly)– ダイサイズ : 9.86mm x 9.86mm– I/O ピン数 : 256 (QFP)

• 800Kゲート相当– ランダムロジック : 200Kゲート– メモリ : 600Kゲート　 (56kbit)– 160bit入力、 (40+5)bit 出力。

Input

JTAG

Readout

Trigger

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SLB ASIC 開発で遭遇した問題点

• 放射線環境下で用いられるため、対策 ( レジスタは多数決回路で構成）が必要。

• 「配線遅延＞ゲート遅延」のため、 Flip-Flop でタイミング違反 (Setup/Hold) が発生しやすい。– データが化ける原因。

• 論理合成の問題。– 過多 fanout 信号の生成。

• Etc...

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「配線遅延＞ゲート遅延」の問題

• プロセスが微細化すると、配線遅延が無視出来なくなってくる。– 特に、単純なシフトレジスタの場合、以下の様な現象が起こり得る。

解決策：負エッジ D-Flip Flop と正エッジ D-Flip Flop の組み合わせによる Master-Slave方式の採用。

data

clock

clock配線遅延

setup hold

clock

配線遅延

data

clocksetup hold

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論理合成の問題• 古い Design Compiler (2000.05) の奇妙な振る舞い。

– 各 module 内の全ての負エッジ D-Flip Flop の clock 入力が、 clock ラインにインバータ 2個を挿入した出力に接続されてしまう。

– 通常は、 Flip Flop のクロック入力には、何もゲートが接続されず、 Clock Tree が負荷分散しながら、等長配線してくれる。

結果–ある試作では、 30MHz までしか動作しなかった。

対策

–Design Compiler のバージョンを 2001.08以降にして、適切なオプション設定にした所、この現象は発生しなくなった。

clock tree末端

~440 fanouts (PSC@Readout Block)

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Summary

放射線環境下で、 ~320,000ch に及ぶ入力信号を効率よく処理するため、可能な限り多くのエレクトロニクスを、 On-Detector( 実験室内） に設置した。

初段のトリガシステムであるため、低 latency が要求され (<2s) 、全てハードウェアロジックで実装している。

On-detector に設置されるエレクトロニクスのデバイスは、全て耐放射線のチェックを行った。その結果、 FPGA/CPLD は回路が書き換わるため、使用出来ないことが判明した。

TGC エレクトロニクスシステム

ASIC Development

ASIC の製作では、多数決論理による放射線対策の他に、 Master-Slave 方式の採用や、クロックツリーの構築など、 ASIC特有の手法を施す必要があった。また、千個以下しか使用数がなく、アナログ回路を含まない場合には、 Anti-Fuse型 FPGA を利用するのが良い。

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CMOS ASIC(Rohm 0.35 um)

• γ 線照射結果 (TID, 蓄積ダメージ )– 50krad までは、顕著な消費電流の増加はない。– VCO(PLL の制御電圧 ; 低いほどトランジスタの動作速度が速

い）も、 30krad ではほとんど変化がない。– 照射後の動作確認の結果、全サンプルとも正常に動作した。

0 20 40 60 80 100 Absorbed Dose(krad)

0 20 40 60 80 100 Absorbed Dose(krad)

VC

O

Volt

age(V

)

23krad 23krad