제 2 장 디지털 논리회로

Computer System Architecture

제 2 장 디지털 논리회로

논리 게이트 (gate)

부울 대수 (Boolean Algebra)

조합 논리 회로 순차 논리 회로

구성


논리 게이트 논리회로는 서로 다른 두 가지 값 (0,1) 을 다루는 회로

동작 특성 : 부울 대수로 표현

디지털 컴퓨터에서 이진 정보 : ADC(Analog to Digital Conversion)

Physical Quantity Signal Binary Information

예 : V, A, F, 거리 Discrete Value

0 : 0.5V

1 : 3V~5V


논리 게이트 게이트

이진 정보를 처리하는 가장 기초적인 논리회로 소자

각 게이트의 동작 : 부울 대수 / 함수

게이트의 입출력 관계 : 진리표 (Truth table)

George Boole 출생 : 영국의 링컨에서 출생 사고법칙에 대한 고찰 (Investigation of the Laws of

Thought) 이라는 제목으로 책을 만들었는데 , 여기에서 형식논리와 오늘날 부울 대수라 알려진 집합의 대수인 새로운 대수학을 확립 .

부울 대수는 전기 스위치 회로이론 등과 같은 수많은 분야에 응용되고 있다 .1859 년에 부울은 < 미분방정식론 , Treatise on Differential Equations>, 1860 년에는 < 차분법론 , the Calculus of finite differenes> 을 발표


논리 게이트 표 2-1 Digital Logic Gates

AND, OR, INVERTER, BUFFER, NAND, NOR, XOR, XNOR

F = A·B

AND gate

FA

B

OR gate

F = A + B

A F

F = A’

NOT gate

A

BF

A

BF

A

BF

A

BF

A

BF

A F

NAND gate NOR gate Buffer gate

F = (A·B)’ F = (A + B)’ F = A

XOR gate XNOR gateF = A B F = A B


논리 게이트

[ 문제 2-1] 두 개의 입력 (two input) 을 가지는 게이트에서 입력 신호 A, B 의 조합에 따른 출력 타이밍도 (timing diagram) 를 그려라 .

A

B0 0 1 01

0 1 1 0 0

0

1AND : AB

0

1OR : A+B

0

1NOT : A'


유니버설 게이트 NAND와 NOR 게이트 : 표준 논리 게이트

모든 부울 함수 : NAND와 NOR 게이트로서 쉽게 구현

NOT 게이트

AND 게이트 OR 게이트

A A A A

A

BAB

A

B

AB

A

BA+B

A

B

A+B

Fig. 2-2


WIRED-LOGIC NAND 와 NOR 게이트 : 둘 이상의 게이트 출력을 선 (Wire) 으로

연결하면 AND/OR 논리를 수행 Wired-logic

개방 콜렉터형 NAND 게이트

A

B

C

D

F=(AB)'(CD)'=(AB+CD)'

R

vcc

ECL NOR 게이트

A

B

C

D

F=(A+B)'+(C+D)' =[(A+B)(C+D)]'

Fig. 2-3

Fig. 2-4


부울 대수 (BOOLEAN ALGEBRA)

부울대수 (Boolean Algebra)

이진 변수 (binary variable) + 논리 동작 (logic operation) 을 취급하는 대수

(A, B, x, y 등 ) (AND, OR, NOT…)

부울대수의 기본 연산

AND, OR, NOT 연산

부울대수의 사용 목적 : 디지털 회로의 설계와 해석을 용이


Truth Table : Fig. 2-5 Relationship between

a function and variable

A B C F

0 0 0 00 0 1 10 1 0 10 1 1 11 0 0 01 0 1 11 1 0 01 1 1 1

Logic Diagram : Fig. 2-5 대수적 표현 논리도

(Logic Diagram)(gates 로 표현 )

2n Combination

Variable n = 3


부울대수를 이용하면

① 변수 사이의 진리표 관계를 대수형식으로 표시하기가 용이

② 논리도의 입출력 관계를 대수형식으로 표시하기가 용이

③ 동일 기능을 가진 더 간단한 회로 ( 논리식의 간소화 ) 를 설계하는 것이 용이

B

A

C

F



부울대수 법칙 : Table. 2-5 참조

- Operation with 0 and 1: x + 0 = x , x + 1 = 1 , x • 1 = x , x • 0 = 0

- Idempotent Law: x + x =x , x • x = x

- Complementary Law: x + x' = 1 , x • x' = 0

- Commutative Law: x + y = y + x , x • y = y • x

- Associative Law: x + (y + z) = (x + y) + z , x • ( y • z) = (x • y) • z

- Distributive Law: x • ( y+ x) = (x • y) + (x • z) , x + (y • z) = (x + y) • (x + z)

- DeMorgan's Law: (x + y)' = x' • y’ , (x • y )’ = x’ + y’

n 개의 변수로 확장한 일반식

(x1 + x2 + x3 + … xn)' = x1' • x2' • x3' • … xn’

(x1 • x2 • x3 • … xn) ' = x1' + x2' + x3' + … xn’

p60~p65 참조


드모르강 정리 드모르강의 정리 DeMorgan's Law: (x + y)' = x' • y’ , (x • y )’ = x’ + y’

연산자와 변수로 구성된 임의의 함수가 있을 때 이 함수의 전체 부정은

연산자 ＋는 · 로 , · 는 ＋로 바꾸고 ( ＋ ↔ ·) 함수에 포함된 변수는 긍정은

부정으로 부정은 긍정으로 (A' ↔ A) 으로 바꾸어 각각의 변수에 대한

부정을 취하는 것과 결과가 같음을 나타내는 법칙으로 NAND 와 NOR 를

취급하는데 유용

graphic symbols for NOR gate

(a) OR-invert (b) invert-AND

(x+y+z)’xyz

xyz

x’ y’z’=


graphic symbols for NAND gate

(a) AND-invert (b) invert-OR

xyz

xyz

(x’+y’+z’)(xyz)’ =

[ 표 2-5] 의 부울대수 기본관계식의 적용 예

A

B

CF

F=AB'C+AB'C'+A'C

Fig. 2-6


[ 표 2-5] 의 부울대수 기본관계식의 적용 예

F=AB'C+AB'C'+A'C =AB'(C+C')+A'C =AB'+A'C

[ 표 2-5] 의 1-5 와 2-2 에 의해

A

B

C

F

Fig. 2-7

간소화된 함수식에 의한 회로로서 다섯 개의 게이트들만을이용하여 [ 그림 2-6] 과 동일한 결과

F=AB'+A'C


수식의 보수 수식의 보수

어떤 함수 F 의 보수는 F' 이며 , 드모르강 정리를 이용하여 얻을 수 있다 . 드모르강 정리는 부울 함수식에서 모든 OR 연산은 AND 로 , 모든 AND 연산은 OR 로 바꾸어 주고 , 함수 내의 각 변수를 보수화하면 된다 .

예를 들어 다음과 같은 부울 함수식의 보수를 만들어 보자 .

F = AC + C'D + B'D' 의 보수는

F'= (A'+C')(C+D')(B+D) 이 된다 .


부울 함수 부울함수(Boolean Function) :

variable + operation(AND, OR, NOT) + 괄호 + 등호

예

위 부울함수의 입출력 관계 진리표

n개의 2진 변수 2n개의 조합

F1은 A=1, B=1, C=0일 때만 출력 F1 = 1

마찬가지로 함수 F2, F3, F4도 같은 방법 적용

F1 = ABC'

F2 = A + B'C

F3 = AB'C+AB'C'+A'C

F4 = AB' + A'C


부울 함수 부울 함수 F1 , F2 , F3 , F4 에 대한 진리표

A B C F1 F2 F3 F4

0 0 0 0 0 0 0

0 0 1 0 1 1 10 1 0 0 0 0 0

0 1 1 0 0 1 1

1 0 0 0 1 1 11 0 1 0 1 1 11 1 0 1 1 0 01 1 1 0 1 0 0

F1 = ABC', F2=A+B'C, F3 = AB'C+AB'C'+A'C, F4 = AB'+A'C 에 대한 진리표

진리표에서 F3 과 F4 는 동일한 함수값 ,

같은 부울 함수에 대해 서로 다른 대수적 표현이 가능하다는 것을 의미 ,이 두 함수는 같다고 말한다 . 함수 F4 는 함수 F3 을 간소화 한 것이다 .

Tab. 2-6


부울 함수 부울 함수 논리도 (Logic Diagram)

(d) F4 = AB'+A'C

AB

C

F1

(a) F1 = ABC'

C

B

AF2

(b) F2=A+B'C

A

B

CF3

(c) F3 = AB'C+AB'C'+A'C

A

B

C

F4

함수 F4 가 함수 F3 보다 더 경제적


부울 함수의 표준형(STANDARD FORM)

최대항 (Minterm) 과 최소항 (Maxterm)

최소항 (Minterm) : n variables product ( x=1, x’=0)

최대항 (Maxterm) : n variables sum (x=0, x’=1)

AB AB AB

A B

A B

2 variables example

x y Minterm Maxterm0 0 x'y' m0 x + y M0

0 1 x'y m1 x + y' M1

1 0 x y' m2 x'+ y M2

1 1 x y m3 x'+ y' M3

m0 + m1 + m2 + m3 M0 M1 M2 M3


최소항의 합 (SUM OF PRODUCT)

최소항의 합 진리표에서 출력값이 1 이 되는 최소항을 구하고 이 최소항에 대해 모두 OR 연산을 취함

F1 = x'y'z + xy'z' + xy'z + xyz' = m1 + m4 + m5 + m6 = ∑(1, 4, 5, 6)

= M0 · M2 · M3 · M7 = ∏(0, 2, 3, 7)(Complement = M0 M2 M3 M7 )

X Y X F1 F2

0 0 0 0 10 0 1 1 00 1 0 0 10 1 1 0 11 0 0 1 01 0 1 1 01 1 0 1 01 1 1 0 1

부울 함수는 주어진 진리표를 보고 대수적으로 표시

최소항의 합

최대항의 곱


최대항의 곱 (PRODUCT OF SUM)

최대항의 곱 진리표에서 출력값이 0 이 되는 최대항을 구하고 이들 최대항들에 대해 모두 AND 연산을 취함

F2 = (x+y+z')·(x'+y+z)·(x'+y+z')·(x'+y'+z) = M1 · M4 · M5 · M6

= ∏(1,4, 5, 6)

부울 함수는 주어진 진리표를 보고 대수적으로 표시

최소항의 합

최대항의 곱X Y X F1 F2

0 0 0 0 10 0 1 1 00 1 0 0 10 1 1 0 11 0 0 1 01 0 1 1 01 1 0 1 01 1 1 0 1


부울함수의 간소화

(1) 정리와 가설을 이용한 간소화 방법

식에 포함된 문자와 항들의 개수를 줄여 간단한 형태로 유도하는 절차 논리 게이트를 이용한 설계가 간단하여 구현시 가격 , 유지보수에 유리

F = AB' ＋ B = B ＋ A B' = (B ＋ A)(B ＋ B') = (B ＋ A)·1 = B ＋ A = A ＋ B

Tab. 2-5

1-7 적용

1-12 적용

1-5 적용

1-7 적용2-3 적용

A

B

F = AB' + B

A

BF = A + B


부울함수의 간소화(2) Map 을 이용한 간소화 방법

2 variables 3 variables 4 variables

0 1

2 3A

B B

0 1 3 2

4 5 7 6A

C A

0 1 3 2

4 5 7 6

12 13 15 14

8 9 11 10

B

C

D

5 variables

0 1 3 2 6 7 5 4

8 9 11 10 14 15 13 12

24 25 27 26 30 31 29 28

16 17 19 18 22 23 21 20A

B

C

D FE

논리적으로 인접한 항이 포함되도록 2, 4, 8, 16 개 그룹으로 묶으면 그만큼 지워지는 변수가 많아지므로 가능한 한 많은 수의 항을 묶어야 하며 , 간소화된 항들은 최소항의 합형이나 최대항의 곱형으로 표현


부울함수의 간소화 [ 예제 ] F= x + y’z

(1) 진리표

x y z F Minterm

0 0 0 0 m0

0 0 1 1 m1

0 1 0 0 m2

0 1 1 0 m3

1 0 0 1 m4

1 0 1 1 m5

1 1 0 1 m6

1 1 1 1 m7

(2) )7,6,5,4,1(),,( zyxF

(3) 인접 영역을 묶는다

z

x

y

0 1 3 2

4 5 7 6

F= x + y’z

1

11 1 1


부울함수의 간소화 인접 영역

인접 영역의 수 = 2n (1, 2, 4, 8, ….)

The squares at the extreme ends of the same horizontal row are to be considered adjacent

The same applies to the top and bottom squares of a column

The four corner squares of a map must be considered to be adjacent

Groups of combined adjacent squares may share one or more squares with one or more group

0 1 3 2

4 5 7 6

0 1 3 2

4 5 7 6

12 13 15 14

8 9 11 10

0 1 3 2

4 5 7 6

0 1 3 2

4 5 7 6

12 13 15 14

8 9 11 10

0 1 3 2

4 5 7 6


부울함수의 간소화 [ 예제 ]

F=AC’ + BC

)7,6,4,3(),,( CBAF

[ 예제 ]

F=C’ + AB’

)6,5,4,2,0(),,( CBAF

B

0 1 3 2

4 5 7 6A

C B

0 1 3 2

4 5 7 6A

C

A

0 1 3 2

4 5 7 6

12 13 15 14

8 9 11 10

B

C

D

[ 예제 ]

F=C’ + AB’

)10,9,8,6,2,1,0(),,,( DCBAF

A

0 1 3 2

4 5 7 6

12 13 15 14

8 9 11 10

B

C

D

Product-of-Sums Simplification

F=B’D’ + B’C’ + A’C’D

F’=AB + CD + BD’(square marked 0’s)

(F’)’=(A’ + B’)(C’ + D’)(B’ + D)

)10,9,8,5,2,1,0(),,,( DCBAF

Sum of product

Product of Sum


MAND/NOR 게이트로의 구현

NAND Implementation

Sum of Product : F=B’D’ + B’C’ + A’C’D

NOR Implementation

Product of Sum : F=(A’ + B’)(C’ + D’)(B’ + D)

무관 조건 (Don’t care conditions)

F(A,B,C)=(0, 2, 6), d(A,B,C)= (1, 3, 5)

F=A’ + BC’= (0, 1, 2, 3, 6)

B’D’

C’

A’D

A’B’C’D’

D’

A

B

0 1 3 2

4 5 7 6

C

X

X

X1 11


조합 논리 회로(COMBINATIONAL

CIRCUIT) 조합 논리 회로 (Combinational Circuits)

입력과 출력을 가진 논리 게이트 (logic gates) 의 집합으로 출력은 현재의 입력값에 의해 결정

Fig. 2-12 조합회로 블록도

해석 (Analysis)

Logic circuits diagram Boolean function or Truth table

설계 (Design)(Analysis 의 반대 )

1. 주어진 문제를 분석

2. 입출력 변수의 개수를 결정 / 입출력 변수에 기호 할당

3. 입출력 변수에 대한 진리표 작성 (Truth table)

4. 출력을 간소화된 부울 함수로 표현 (Map 과 Boolean 대수 이용 )

5. 논리 회로를 작성 (Logic circuit diagram)

i0i1

in

f0f1

fm. .

.

. . .Combinational

Circuits(Logic Gates)

Experience


조합 논리 회로(COMBINATIONAL

CIRCUIT) 조합 논리 회로 (Combinational Circuits)

i0i1

in

f0f1

fm. .

.

. . .Combinational

Circuits(Logic Gates)

【문제 2.6 】위의 그림과 비교하면서 다음 문제를 생각해 봅시다 . 그림 2-13 에서 몇 개의 입력 조합이 나타나는가 ? 또 몇 개의 출력이 나오는가 ?

A

B

C F1

E

D

F2

Fig. 2-13


조합 논리 회로 해석 예 조합 회로의 해석은 주어진 논리 회로도로부터 부울 함수나

진리표 를 구하고 논리 회로의 동작을 해석

해석 과정

(1) 논리 회로도에서 해석을 위해 필요한 입 · 출력 변수명을 결정한다 .

(2) n 개의 입력 변수에 대한 2n 개의 입력조합과 출력 변수에 대한 진리표를 작성하거나 각 게이트의 출력 부울 함수를 구한다 .

(3) 최종 출력 부울 함수를 구한 후 간소화한다 .

(4) 출력 부울 함수와 진리표를 통해 논리 회로의 동작을 해석한다 .

(1) 논리 회로도에서 해석을 위해 필요한 입 · 출력 변수명을 결정한다 .

(2) n 개의 입력 변수에 대한 2n 개의 입력조합과 출력 변수에 대한 진리표를 작성하거나 각 게이트의 출력 부울 함수를 구한다 .

(3) 최종 출력 부울 함수를 구한 후 간소화한다 .

(4) 출력 부울 함수와 진리표를 통해 논리 회로의 동작을 해석한다 .


조합 논리 회로 해석 예 그림 2-14 와 같은 조합 회로를 해석

3 개의 입력변수와 1 개의 출력변수AB

CF

T1

T2

T3

(1) 입력변수 : A, B, C 출력변수 : F 해석을 위한 임시변수 : T1, T2, T3 을 결정(2) 입력변수에 대한 진리표를 작성 혹은 각 게이트의 출력을 구한다 . T1 = AB', T2 = AB'C, T3 = A'B(3) 최종 출력 부울 함수를 구한다 . F = T1 + T2 + T3 = AB' + AB'C + A'B F = AB' + A'B

Fig. 2-14

간소화


조합 논리 회로 설계 예 가산기( Adder)

1비트의 두 2진수를 더하는 조합 논리 회로

반가산기 : 2 입력(A, B)과 2 출력(합 : S, 자리올림 : C)

전가산기 : 3 입력 (Carry considered)(A, B, C0)과

2 출력 (합 : S, 자리올림 : C1)

진리표

반가산기 (Half Adder : HA)

전가산기 (Full Adder : FA)

A

B

SC

┼

반가산기

A

B

SC1

┼

C0 하위 비트 캐리

전가산기

A B S C

0 0 0 0

0 1 1 01 0 1 0

1 1 0 1

A B C0 S C1

0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1


ABC0 00 01

0

1

11 10

1

1

1

1

ABC0 00 01

0

1

11 10

1

1

1 1

조합 논리 회로 설계 예 설계 예 : 전가산기 (Full Adder) 를 설계하시오 .

1. 문제 분석

2. 입출력 변수의 개수를 결정 / 변수를 할당

3 입력 (A, B, C0), 2 출력 (S: sum, C1: carry)

3. 진리표 작성 4. 맵을 이용한 간소화

C1 = AB’C0 + A’BC0 + AB

=C0(AB’ + A’B) + AB

= C0 (A B) + AB

5. 논리 회로도

S=AB’C0’ + A’B’C0 + ABC0 + A’BC0’ = C0’(AB’ + A’B) + C0(A’B’ + AB)

= C0’(A B) + C0(A B)’

= a’b + ab’ (let a= C0, b=AB)

= A B C0

(AB)’=(AB’+A’B)’=(A’+B)(A+B’)=A’A+A’B’+AB+BB’=A’B’+AB

A B C0 S C1

0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1

A

B S

C1

C0FA

SA

B

C0C1


조합 논리 회로 설계 예 감산기( Subtractor)

1비트의 두 2진수를 감산하는 조합 논리 회로

반감산기 : 2 입력(X, Y)과 2 출력(차 : D, 자리빌림 : B)

전감산기 : 3 입력(X, Y, B0)과 2 출력 (차 : D, 자리빌림 : B1)

진리표

반감산기 (Half Subtractor : HS)

전감가산기 (Full Subtractor : FS)

X

Y

DB

┼

반감산기

X

Y

DB1

┼

B0 상위 비트 빌림

전감산기

X Y D B

0 0 0 0

0 1 1 11 0 1 0

1 1 0 0

X Y B0 D B1

0 0 0 0 00 0 1 1 10 1 0 1 10 1 1 0 11 0 0 1 01 0 1 0 01 1 0 0 01 1 1 1 1


조합 논리 회로 설계 예 디코더(Decoder)

n비트의 2진 입력을 받아 2n 개의 출력 중 하나를 활성화

활용 : 메모리 칩 선택 신호 , 명령어 해독과 제어 장치 등에 사용

n×2n 디코더 : n 개의 입력과 2n 개의 출력

2 × 4 디코더를 설계 1. 입출력 변수의 개수를 결정/변수를 할당

2 입력 (A, B), 4 출력(D0, D1, D2, D3)

2. 진리표를 작성 3. 맵을 이용한 간소화 4. 논리회로 작성 A B D0 D1 D2 D3

0 0 1 0 0 0

0 1 0 1 0 01 0 0 0 1 0

1 1 0 0 0 1

D3

A

BD2

D1

D0

Fig. 2-21

2×4 디코더


조합 논리 회로 설계 예 디코더 (Decoder)

회로동작 제어를 위해 인에이블 (enable) 입력 사용

예 : 그림 [2-22]

enable input = 0, 모든 출력 0

enable input = 1, 정상 동작

Fig. 2-22

인에이블 입력을 가지는 3×8 디코더

A

B

D0

Enable

C D1

D2

D3

D4

D5

D6

D7

3X8디코더Input Output

Enable블록도


조합 논리 회로 설계 예 디코더 (Decoder)를 이용한 조합 논리 회로 설계

n개의 입력변수들에 대한 2n개의 최송항 표현

이를 이용하여 임의의 조합 논리 회로 설계시 디코더를 사용

즉 , 모든 부울함수는 최소항의 합형으로 표현 가능

디코더 최소항 표현 , 합 OR게이트 이용

n 개의 입력과 m 개의 출력을 가지는 임의의 조합 회로를 설계하려면

n × 2n 디코더와 m 개의 OR 게이트로 구현 가능

예 : 전가산기를 디코더로 설계(입력변수 3개, 출력변수 2개)

Fig. 2-23

S(A,B,C0) = ∑(1, 2, 4, 7)

C1(A,B,C0) = ∑(3, 5, 6, 7)

S(A,B,C0) = ∑(1, 2, 4, 7)

C1(A,B,C0) = ∑(3, 5, 6, 7)

3X8디코더

A

B

C0 20

S

C1

01234567

21

22


조합 논리 회로 설계 예 인코더(Encoder)

디코더의 반대 기능을 수행, OR 게이트로 구성

2n개의 입력과 n개의 출력

8진× 2진 인코더 설계 1. 입출력 변수의 개수를 결정/변수를 할당

8 입력 (D0, D1, D2, D3, D4, D5, D6, D7), 3 출력(A,B,C)

2. 진리표를 작성

3. 진리표로부터 출력 부울 함수를 구하면

A = D4 + D5 + D6 + D7

B = D2 + D3 + D6 + D7

C = D1 + D3 + D5 + D7

4. 논리회로 작성

D0 D1 D2 D3 D4 D5 D6 D7 A B C

1 0 0 0 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 0 0 1 0 0 0 0 0 1 10 0 0 0 1 0 0 0 1 0 00 0 0 0 0 1 0 0 1 0 10 0 0 0 0 0 1 0 1 1 00 0 0 0 0 0 0 1 1 1 1


조합 논리 회로 설계 예D0

A = D4+D5+D6+D7

D3

D2

D1

D4

D5

D6

D7

B = D2+D3+D6+D7

C = D1+D3+D5+D7

Fig. 2-24

입력 D0 은 어떤 OR 게이트에도 연결되지 않았는데 이 경우에

2 진 출력은 모두 0 이 되어야 하기 때문이다 . 회로에서 인코더의 입력은 단지 하나의 입력만이 1 이 된다고 가정 . 왜냐하면 이 회로에서 입력은 8 개이므로 28=256 가지의 입력 조합이 나타난다 . 그러나 이들 중 단지 8 개만이 의미 있는 입력이므로 다른 입력들은 전부 무관조건이 된다 .

8 진 -2 진 인코더


조합 논리 회로 설계 예 멀티플렉서(Multiplexer)

여러 개의 입력선 중의 한 선으로부터 정보를 받아들여 단일의 출력선

으로 정보를 출력하는 조합 논리 회로

특정 입력선의 선택은 선택선(Select line)에 의해 제어

2n개의 입력과 1개의 출력, n개의 선택선

4× 1 멀티플렉서 설계 1. 입출력 변수의 개수를 결정/변수를 할당

4 입력 (I0, I1, I2, I3), 1 출력(Y), 2 선택선(S0, S1)

2. 함수표(진리표)를 작성

OR게이트의 역할

: 선택된 입력과 출력을 연결시켜

주는 통로

S0 S1 Y0 0 I00 1 I11 0 I21 1 I3

S0

Y

S1

I3

I2

I1

I0

3. 논리회로 작성

Fig. 2-25(a)


조합 논리 회로 설계 예 4 개의 2×1 멀티플렉서 (Multiplexer)

Enable input = 0 , 정상 동작

선택선 S 와 인에이블 입력선 E 는 공통으로 인가

Fig. 2-25(a)S

0

1E

A02X1MUX

B0

Y0

S

0

1E

A12X1MUX

B1

Y1

S

0

1E

A22X1MUX

B2

Y2

S

0

1E

A32X1MUX

B3

Y3

ES

E S Y i

1 X 0

0 0 Ai

0 1 Bi

(a) 블록도

(b) 함수표


조합 논리 회로 설계 예 디멀티플렉서 (DeMultiplexer)

멀티플렉서의 역기능을 수행

하나의 입력선과 2n 개의 출력선 , n 개의 선택선으로 구성

1×4 디멀티플렉서Fig. 2-27

(c) 블록도

(b) 함수표

S0S1

I

Y0

Y1

Y2

Y3

(a) 회로도

S0 S1 Y0 0 Y0

0 1 Y1

1 0 Y2

1 1 Y3

1X4DEMUX

I

S1

선택

입력 출력

0

2

1

3S0


조합 논리 회로 설계 예 코드 변환 회로 (2 진 / 그레이 코드 변환기 )

그레이 코드 : 서로 이웃한 수끼리 1 비트만 다르게 구성된 코드

3 비트의 2 진수를 그레이 코드로 변환하는 회로 설계 1. 입출력 변수의 개수를 결정 / 변수를 할당

3 입력 (a, b, c), 3 출력 (x, y, z)

2. 진리표를 작성

3. 맵을 이용한 간소화 : 출력 부울 함수 유도

Fig. 2-28(a)

a b c x y z0 0 0 0 0 00 0 1 0 0 10 1 0 0 1 10 1 1 0 1 01 0 0 1 1 01 0 1 1 1 11 1 0 1 0 11 1 1 1 0 0

abc

00 01

0

1

11 10

1 1 1 1

abc

00 01

0

1

11 10

1 1

1 1

abc

00 01

0

1

11 10

1

1

1

1

x = a y = a'b + ab' z = b'c + bc'

4. 논리 회로 작성

a b

x y z

c

( )그레이 코드

(2 )진수


조합 논리 회로 해석 예 2진수/그레이 코드 변환 과정

그레이 코드/2진수 변환 과정

① 2 진수의 최상위 비트는 그레이 코드의 최상위 비트가 된다 .

② 최상위 비트부터 한 비트씩 오른쪽으로 진행하면서 이웃하 는 2 개 의 2 진 수 에 대 한 XOR 연 산 을 수행하면 그 결과가 그레이 코드가 된다 .

③ 마지막 코드가 얻어질 때까지 ②번을 반복한다 .

① 2 진수의 최상위 비트는 그레이 코드의 최상위 비트가 된다 .

② 최상위 비트부터 한 비트씩 오른쪽으로 진행하면서 이웃하 는 2 개 의 2 진 수 에 대 한 XOR 연 산 을 수행하면 그 결과가 그레이 코드가 된다 .

③ 마지막 코드가 얻어질 때까지 ②번을 반복한다 .

① 그레이 코드의 최상위 비트는 2 진수의 최상위 비트가 된다 .

② 최상위 비트와 두 번째 비트를 XOR 연산하면 결과가 2 진수가 된다 .

③ 두 번째 2 진수 비트와 세 번째 그레이 코드의 비트를 XOR 연산하면 결과가 2 진수가 된다 .

④ 마지막 코드가 얻어질 때까지 ③번을 반복한다 .

① 그레이 코드의 최상위 비트는 2 진수의 최상위 비트가 된다 .

② 최상위 비트와 두 번째 비트를 XOR 연산하면 결과가 2 진수가 된다 .

③ 두 번째 2 진수 비트와 세 번째 그레이 코드의 비트를 XOR 연산하면 결과가 2 진수가 된다 .

④ 마지막 코드가 얻어질 때까지 ③번을 반복한다 .


조합 논리 회로 설계 예 ROM 을 이용한 조합 회로 설계

2.3.4 에서 디코더를 이용한 조합회로 설계

ROM = 디코더 + OR 디코더의 출력들과 OR 게이트의 입력들을 서로 연결 ROM 을 프로그래밍

n 개의 입력선과 m 개의 출력선으로 구성 2n개의 워드 (word) 와 워드당 m 비트로 구성

n 개의 입력과 m 개의 출력을 가지는 조합회로를 ROM 을 이용하여 구현 2n x m ROM 이 필요 예

Fig. 2-34

ROM 블록도

MAR(DECODER)

A1

A2

A3

An

2 x mROM

n

MBR

A B F1 F2

0 0 0 00 1 1 11 0 1 01 1 1 1

F1(A, B) = ∑(1, 2, 3)

F2(A, B) = ∑(1, 3)


조합 논리 회로 설계 예 ROM 을 이용한 조합 회로 설계

구현 : 2 개의 입력과 2 개의 출력을 가지는 ROM 필요

ROM 의 크기 4 x 2

Fig. 2-35

4 x 2 ROM 으로 조합 회로 구현

A B F1 F2

0 0 0 00 1 1 11 0 1 01 1 1 1

F1(A, B) = ∑(1, 2, 3)

F2(A, B) = ∑(1, 3)

2 X 4DECODER

A1

A2

0

321

F1 F2


순차 논리 회로(SEQUENTIAL LOGIC

CIRCUIT) 순차 논리 회로

조합 논리 회로 + 메모리 요소(플립플롭)

출력 : 입력변수의 값과 현재상태[ Q(t)]의 값에 의해 결정

메모리 요소 : 플립플롭(f/f)

한 비트의 이진 정보를 저장할 수 있는 이진 셀(cell)

정상 출력 Q(t)과 보수 출력 Q’(t)

Fig. 2-36

순차회로 블록도

조합회로입력

출력

메모리요소[ : Q(t)]현재상태Clock

Combinational Circuit = Gate Sequential Circuit = Gate + F/F

동기식 (synchronous)

비동기식 (asynchronous)


플립 플롭 (FLIP FLOP) 기본 플립 플롭 회로

2 개의 NAND 게이트 혹은 NOR 게이트로 구성

SR 래치 (latch)Fig. 2-38

R(reset)

S(set)Q

Q'

1

0

1

0

R(reset)

S(set)

Q

Q'

1

0

1

0

S R Q(t) Q'(t)1 0 0 11 1 0 1 (after S=1, R=0)0 1 1 01 1 1 0 (after S=0, R=1)0 0 1 1 ( )불능 상태

S R Q(t) Q'(t)1 0 1 00 0 1 0 (after S=1, R=0)0 1 0 10 0 0 1 (after S=0, R=1)1 1 0 0 ( )불능 상태


플립 플롭 (FLIP FLOP) SR(Set/Reset) 플립플롭

S R0 00 11 01 1 ? Indeterminate

Q(t+1) Q(t) no change 0 clear to 0 1 set to 1

Q

Q'

R

S

CP( )클럭 펄스

논리도

Fig. 2-39

Q S R Q(t+1)0 0 0 00 0 1 00 1 0 10 1 1 불능1 0 0 11 0 1 01 1 0 11 1 1 불능

특성표

QSR

00 01

0

1

11 10

1

X

X

1

1

Q(t+1) = S + R' QSR = 0

특성 방정식

S R

Q'Q

CP

기호


JK(Jack/King) 플립플롭

플립 플롭 (FLIP FLOP) D(Data) 플립플롭

“no change” condition이 없다 : Q(t+1)=D 해결방법 : 1) Disable Clock

2) Feedback output into input

D 01

Q(t+1) 0 clear to 0 1 set to 1

J K0 00 11 01 1 Q(t)' Complement

Q(t+1) Q(t) no change 0 clear to 0 1 set to 1

D

Q' Q

CP

QD

0 1

0

1

1

1

Q(t+1) = D

K J

Q' Q

CP

QJ K

00 01

0

1

11 10

1

1 1

1

Q(t+1) = J Q' + K' Q

Fig. 2-40

Fig. 2-41


T(Toggle) 플립플롭

T01

Q(t+1) Q(t) no change Q'(t) Complement

플립 플롭 (FLIP FLOP)

T

Q' Q

CP

QT

0 1

0

1 1

Q(t+1) = TQ' + T' Q

11

1

Q

Q'

T

CP

논리도

기호 특성 방정식

특성표

Fig. 2-42


주 - 종 플립플롭 CP = 0 : 주 (master) 플립플롭 비활성화 CP = 1 : 종 (slave) 플립플롭 비활성화

주 - 종 (MASTER-SLAVE) 플립 플롭

주 - 종 플립플롭

주 - 종 플립플롭에서의 시차 관계

SlaveMaster

S

R

S

R

S

R

CP

Q

Q'

Y

Y'

Fig. 2-43

CP

S

Y

Q


플립 플롭의 트리거링(TRIGGERING)

에지 트리거 플립플롭 (Edge-Triggered F/F)

상태 변화 : Clock Pulse 상승 에지 (Rising Edge) : positive-edge transition

하강 에지 (Falling Edge) : negative-edge transition

셋 - 업 시간 (Setup time : 20ns) minimum time that D input must remain at constant value before the transition.

홀드 시간 (Hold time : 5ns) minimum time that D input must not change after the positive transition.

전파 지연 (Propagation delay : max 50ns ) time between the clock input and the response in Q

일반 논리 gate 에서는 2-20 ns 이며 setup 및 hold time 은 F/F 에서만 정의되며 일반 논리 gate 에서는 정의되지 않음 .

주 - 종 (Master-Slave) 플립플롭 2 개의 F/F 을 사용 (Master 와 Slave F/F) 하며 negative-edge transition 사용

위와 같이 사용하는 이유 : Race 현상을 방지

ts th

Positive clock transition



Race 현상

조건 - Setup time > Propagation delay

증상 - 0 과 1 을 반복하다가 Unstable 한 상태가 된다

해결책 - Edge triggered F/F 또는 Master/Slave F/F 사용

예제

CP

R

S

Q( )상승

Q( )하강

상승 에지 하강 에지

(a) 클록 펄스의 에지 (b) 출력 파형 ( 초기상태 = low)

S R

Q'Q

CP

S R

Q'Q

CP

(c) 상승 에지 플립플롭 블록도 (d) 하강 에지 플립플롭 블록도

Fig. 2-46



레벨 트리거 플립플롭 (Level -Triggered F/F)

상태 변화 : Clock Pulse 가 1 인 상태를 유지하는 동안의 입력신호 변화가 출력에 반영

예제

(a) 출력 파형 ( 초기상태 = low)

S R

Q'Q

CP

(b) 블록도

Fig. 2-45

CP

R

S

Q


플립 플롭의 여기표 여기표 (Excitation Table)

현재 상태와 다음 상태를 알 때 플립플롭의 입력 조건 정의한 표

현재 상태 (Present State) 와 다음 상태 (Next State) 로 표현 Q(t) Q(t+1) S R 0 0 0 X 0 1 1 0 1 0 0 1 1 1 X 1

SR F/F

Q(t) Q(t+1) D 0 0 0 0 1 1 1 0 0 1 1 1

D F/F

Q(t) Q(t+1) J K 0 0 0 X 0 1 1 X 1 0 X 1 1 1 X 0

J K F/F

Q(t) Q(t+1) T 0 0 0 0 1 1 1 0 1 1 1 0

T F/F

1 : Clear to 00 : No change

1 : Set to 10 : ComplementDon’t Care


순차 논리 회로의 해석 순차 논리 회로의 해석

논리도로 부터 상태표 혹은 상태도를 도출

Clocked synchronous sequential circuit

플립플롭 입력식 ( )

Boolean expression for F/F input

입력식

DA = Ax + B’x, DB = A’x

출력식 y = Ax’ + B’x’

Combinational Circuit

Flip-Flops

Input Output

Clock

x

Clock

1

1 DA

C

A

A'

DB

C

B

B'

A

A'

B

B'

y

x

clockClock

A

A’

B

B’

y

DA

DB

Fig. 2-47


순차 논리 회로의 해석 상태표 (State Table)

Present state, input, next state, output 표현

상태도 (State Diagram)

상태도의 그래픽 표현 (Graphical representation )

원 ( 상태 : state), 직선 ( 상태의 전이 ), I/O(input/output)

Present State Input Next State Output

A B x DA DB A B y0 0 0 0 0 0 0 10 0 1 1 1 1 1 00 1 0 0 0 0 0 00 1 1 0 1 0 1 01 0 0 0 0 0 0 11 0 1 1 0 1 0 01 1 0 0 0 0 0 11 1 1 1 0 1 0 0

Input Equ.

Input Equ. = Next State00

1101

100/1

1/0

0/0

1/0

0/1

1/0

0/1

1/0


순차 논리 회로의 설계 순차 논리 회로 설계 과정

① 설계 사양으로부터 상태표와 상태도를 구한다 .

② 사용할 플립플롭의 종류를 선택하고 플립플롭의 수를 결정한다 .

③ 플립플롭의 입력과 출력 각각에 문자 기호를 붙인다 .

④ 상태표를 확장하여 여기표와 출력표를 구한다 .

⑤ 맵을 이용하여 간소화된 플립플롭의 입력함수와 조합 회로 부분의 출력함수를 구한다 .

⑥ 논리도를 그린다 .

① 설계 사양으로부터 상태표와 상태도를 구한다 .

② 사용할 플립플롭의 종류를 선택하고 플립플롭의 수를 결정한다 .

③ 플립플롭의 입력과 출력 각각에 문자 기호를 붙인다 .

④ 상태표를 확장하여 여기표와 출력표를 구한다 .

⑤ 맵을 이용하여 간소화된 플립플롭의 입력함수와 조합 회로 부분의 출력함수를 구한다 .

⑥ 논리도를 그린다 .


순차 논리 회로의 설계 설계 예 : 이진 카운터 설계

2 비트 이진 카운터를 설계 , JK 플립플롭 사용

단 상태의 변화는 외부입력 x=1 일 때 이진 상태 00,01,10,11,00,…를 반복

1. 상태도 작성 2. 상태표 / 여기표 작성

00

01

10

11

x=0 x=0

x=1

x=1

x=1 x=1

x=0 x=0

0/00

1/01Present State Input

A B x A B J A KA J B KB

0 0 0 0 0 0 x 0 x0 0 1 0 1 0 x 1 x0 1 0 0 1 0 x x 00 1 1 1 0 1 x x 11 0 0 1 0 x 0 0 x1 0 1 1 1 x 0 1 x1 1 0 1 1 x 0 x 01 1 1 0 0 x 1 x 1

Next State F/F Input( )여기표

Next State =Output

Q(t) Q(t+1) J K 0 0 0 X 0 1 1 X 1 0 X 1 1 1 X 0

J K F/F

JK특성표


3. 맵을 이용한 간소화

ABx

00 01

0

1

11 10

X X

1

X X

ABx

00 01

0

1

11 10

X X X

1

X

ABx

00 01

0

1

11 10

1

1

X

X

X

X

ABx

00 01

0

1

11 10

X

X

X

X

1

1


JA = Bx

KA = Bx

KB = x

JB = x

J

Q' Q

K J

Q' Q

K

CP

x

A B

A A B B

순차 논리 회로의 설계

Fig. 2-52

2 비트 이진 카운터 논리도


카운터의 설계 동기식 카운터 , 비동기식 카운터 ( 리플 카운터 )

비동기식 예제

(a) 타이밍 차트

(b) 10 진 카운터 회로

Fig. 2-53

0

0

0

0 0 0 0

0 0

00

0 0 0 0 0 0

0 0

1 1 1 1 1

1 1 1 1

1 1 1 1

1 1

0 00

0

0

0

CP

Q1

Q2

Q3

Q4

0

0

1

1

Q J

K

Q J

K

Q J

K

Q J

K

1

1

1

1

1

1

1

1

Q1Q2Q3Q4

CP

Clear


카운터의 설계 동기식 예제 (3 비트 이진 카운터 )

n 비트의 2 진 카운터는 n 개의 플립플롭으로 구성되며 0 에서 2n-1까지 카운터

상태도(b) 상태도와 여기표

000

100

010 110

001

101011

111 플립플롭 입력A B C A* B* C* TA TB TC

0 0 0 0 0 1 0 0 10 0 1 0 1 0 0 1 10 1 0 0 1 1 0 0 10 1 1 1 0 0 1 1 11 0 0 1 0 1 0 0 11 0 1 0 1 0 0 1 11 1 0 1 1 1 0 0 11 1 1 0 0 0 1 1 1

현재상태 다음상태상태표 여기표

1. 상태도 작성 2. 상태도 작성


카운터의 설계 동기식 예제 (3 비트 이진 카운터 )

ABC

00 01

0

1

11 10

1

1

ABC

00 01

0

1

11 10

1

1

1

1

ABC

00 01

0

1

11 10

1

1

1

1

1

1

1

1

TA = BC TB = C TC = 1

3. 맵을 이용한 간소화

T

Q' Q

CP

A B

T

Q' Q

T

Q' Q

C

( )카운터 펄스

1

A B C


Fig. 2-56


레지스터 레지스터

2 진 정보를 저장하는 기억소자

여러 개의 플립플롭으로 구성

n 비트 레지스터 : n 개의 플립플롭으로 구성

기능 : 저장 , 시프트 (Shift), 회전 등

4 비트 레지스터

D

Q

D

Q

D

Q

I4 I3 I2

A4 A3 A2 A1

D

Q

I1

CP

Fig. 2-57


시프트 레지스터 시프트 레지스터

오른쪽 , 왼쪽으로 이진 정보를 시프트

n 비트 시프트 레지스터 : n 개의 플립플롭 + 제어 게이트

입출력 방식

오른쪽 시프트 레지스터의 블록도

Fig. 2-58

REGISTER AShift- right

Serial inputSerial output

Parallel outputs

직렬 입력 - 직렬 출력직렬 입력 - 병렬 출력병렬 입력 - 직렬 출력병렬 입력 - 병렬 출력

직렬 입력 - 직렬 출력직렬 입력 - 병렬 출력병렬 입력 - 직렬 출력병렬 입력 - 병렬 출력


집적 회로 집적 회로

크기가 작다 .

동작 속도가 빠르다 .

전력 소모가 적다 .

수명이 길며 , 고장률이 낮아 신뢰도가 높다 .

외부 회로와 연결 회로가 간단하다 .

따라서 , 경제적이다 .

반도체 제조 기술에 따른 집적 회로의 분류

디지털 IC

하이브리드(hybrid)

모노리틱(monolithic)

박막형(thin film)

후막형(thick film)

단극형(unipolor)

양극형(bipolor)

MOSFET(P,N,C,H형)

포화형

불포화형

RTL,DTL,TTL

ECL

I2L


집적 회로 회로의 집적도에 따른 분류

소규모 집적 회로 (SSI : Small scale Integrated circuit)

중규모 집적 회로 (MSI : Medium scale Integrated circuit)

대중규모 집적 회로 (LSI : Large scale Integrated circuit)

초대규모 집적 회로 (VLSI : Very Large scale Integrated circuit)

DIP 모형


집적 회로 TTL IC

마이크로프로세서

Documents

제 2 장 디지털 논리회로