Universidad Nacional Mayor de San MarcosFacultad de ingeniera Electrnica

LABORATORIO DE CIRCUITOS DIGITALES I

Informe de Laboratorio N3

Profesor: Dr. Rubn Alarcn MatuttiALUMNO:CODIGO: Palomino Romero Jos Antonio 11190103

05 de mayo del 2015

A) RESOLUCION DE LAS PREGUNTASSECCION 4-2 al 4-3:4.2 Simplificar la salida del siguiente circuito:

Usando el teorema de Morgan: :

Ahora factorizamos MQ de los primeros 2 trminos:

Usando el teorema:

Simulando el problema:

Nos da la siguiente grfica de tiempo:

Ahora simulando el circuito simplificado:

Nos da la siguiente grafica de tiempo:

La cual nos da una grafica de tiempo igual a la anterior.

SECCION 4-4:4.4 Disear el circuito lgico correspondiente a la tabla de verdad:

Con la tabla de verdad dada la funcin booleana de salida seria:

Simplificando la expresin :

Por lo tanto la funcin booleana de salida queda:

Ahora haciendo el diseo con esta funcin de salida, el circuito quedara de la siguiente forma:

Y el diagrama de tiempo tiene los siguientes valores:Como observamos la salida tiene la misma forma que la tabla de verdad de la figura anterior.

SECCION 4-5:4.11 Determine la mnima expresin para cada mapa K.

a)

Como se puede observar encontramos 2 cudruples y 1 par adyacente.Con lo que en el cudruple de la parte superior nos queda .En el segundo cudruple que se forma con 2 lados adyacentes se forma .El par adyacente simplificado queda: .Por lo que nuestra salida queda de la forma:

b)

Como se puede observar en este mapa K encontramos un cudruple que se forma con las esquinas, uno que se forma con los lados izquierdo y derecho superior y un cudruple que se forma con las partes de arriba y abajo, en total tendramos 4 cudruples.Para el primero cudruple de las esquinas nos queda : Para el segundo cudruple que se forma con los lados izquierdo y derecho nos queda: Para el tercer cudruple que se encuentra en la parte de arriba y abajo nos queda: Por lo tanto nuestra salida nos queda de la forma: c)

Para este mapa k, si consideramos x=1 podemos agrupar 1 cudruple y 1 par adyacente como se muestra en la figura:Para el cudruple nos queda: Para el par adyacente nos queda: Por lo tanto nuestra funcin de salida queda de la siguiente forma:

SECCION 4-6:4.19 Dar las condiciones de entrada para que x tome el valor 1 (x=1):

Primero simularemos el circuito, el cual contiene compuertas ex or y ex nor para ver su diagrama de tiempo y con esto armar una tabla de verdad:Simulando el circuito en dsch:Donde:

Por lo tanto la funcin booleana simplificada es:

Ahora el diagrama de tiempo de la salida nos queda:Con lo que establecemos la tabla de verdad:

ABC

0000

0010

0100

0111

1000

1010

1100

1110

Entonces las condiciones de entrada para obtener una salida x=1 son: A=0, B=1, C=1.

SECCION 4-7:4.28 Redisear el generador de paridad par de la figura para que sea un generador de paridad impar.Simulando en DSCH: Este generador de paridad par nos dar un valor x=0, siempre y cuando en la tabla de verdad obtengamos un numero par de valores en 1 de las entradas:De esta forma establecemos el siguiente diagrama de tiempo:

Y establecemos la siguiente tabla de verdad:ABCDX

00000

00011

00101

00110

01001

01010

01100

01111

10001

10010

10100

10111

11000

11011

11101

11110

Por lo tanto la modificacin que haremos al generador para que sea un generador de paridad impar ser ponerle un inversor en la salida, as obtendremos la salida de con valores bajos (0) siempre y cuando tengamos un numero impar de valores altos (1).Por lo tanto el circuito tendra que quedar de la siguiente forma:

Y el diagrama de tiempo sera:Y establecemos la siguiente tabla de verdad:ABCDX

00001

00010

00100

00111

01000

01011

01101

01110

10000

10011

10101

10110

11001

11010

11100

11111

SECCION 4-8:4.32 Disee un circuito en el cual la salida tenga la forma de al seal A cuando B = 0 y C = 1, en cualquier otro caso la salida ser baja (0).Para hacer el diseo de este circuito tenemos que usar la compuerta AND para as al tener B y C con las condiciones dadas se multipliquen con el valor de A y obtengamos en la salida el valor A. Para esto pondremos un inversor a la entrada B lo cual har que cuando B=0 Nos de un valor B=1 y con C=1 la salida que vendra a ser Sea para el caso que buscamos por lo tanto el circuito quedara de la siguiente forma:

Con su diagrama de tiempo:En el cual observamos que solo se da el caso X=A=1 cuando B=0 y C=1.

B) PREGUNTAS OBLIGATORIAS4.8) Disear un circuito lgico usando las entradas de la figura (puerta, encendido y luces) como entradas del circuito y en la salida una alarma para que se active si: Los faros estn prendidos mientras el encendido est apagado. La puerta est abierta, mientras el encendido est prendido.

Para realizar el diseo de este circuito analizamos la tabla de verdad para la salida que viene a ser la alarma la cual se activara (entrara en estado 1) para las condiciones dadas.

PUERTAENCENDIDOLUCESALARMA

0000

0011

0100

0110

1000

1011

1101

1111

Entonces con esas condiciones para el estado 1 establecemos la siguiente salida:

Ahora simplificando la funcin de salida

Por lo tanto la funcin de salida para la alarma queda de la siguiente forma:

Con lo que usando compuertas AND y una compuerta OR obtenemos el siguiente circuito:

Y haciendo el diagrama de tiempo quedara de la siguiente manera:

En donde observamos que la salida para la alarma cumple con las condiciones de entrada dadas.

4.23 El siguiente circuito es un circuito multiplicador, hacer el diseo con 4 entradas y 4 salidas:

Analizando que las salidas salgan como el producto aritmtico de las entradas la tabla de verdad del circuito quedara de la siguiente forma:

00000000

00010000

00100000

00110000

01000000

01010001

01100010

01110011

10000000

10010010

10100100

10110110

11000000

11010011

11100110

11111001

Ahora observamos que cuando: es solo para el caso de

est en estado alto para la siguiente condicin:

est en estado alto para la siguiente condicin:

est en estado alto para la siguiente condicin:

Ahora diseando el circuito que cumple estas condiciones para 4 entradas y 4 salidas en dsch quedara de la siguiente forma:

4.35 Disee un circuito lgico que tenga 2 entradas A1 y A0 y una entrada de control S tal que funcione con los requerimientos dados en la figura:

Con estos datos establecemos al tabla de verdad con entradas A1, A0 y S y salida Z:SZ

0000

0010

0101

0110

1000

1011

1101

1111

De donde obtenemos los siguientes datos para la salida:

Simplificando esta expresin:

Por lo tanto la salida quedara de la forma:

Ahora usando el mapa de Karnaugh para la salida:

00

10

11

01

Donde observamos que la funcin de salida queda:

Ahora armando un circuito con 2 AND y un OR para sumar las salidas, sera de la siguiente forma:

C) CIRCUITO DIGITAL 4048 MULTIFUNCION PARA 16 VARIABLES:

Viendo el datasheet del circuito integrado 4048 lo simulamos en DSCH para crearlo como symbol y poder trabajar con el:

Ahora usamos el pin expandible para que nuestro circuito integrado pueda tener 16 variables de la siguiente manera:

Conectando la salida del primer integrado con el expandible del segundo integrado:

Simulando en DSCH el circuito quedara:

Analizando el problema obtenemos la siguiente tabla de verdad:ABX

0 001

0011

0101

0110

1001

1010

1100

1110

Con las salidas obtenidas armamos el siguiente mapa de KARNAUGH:

11

10

00

10

Agrupando los 2 pares horizontales de arriba, los pares verticales de arriba y los pares de las esquinas de la parte izquierda:La funcin booleana queda:

Ahora la funcin que nos quedo de 3 sumas de productos, con lo que tenemos que disear un circuito digital solo con compuertas NANDs para formar la salida .Como las compuertas NANDs son compuertas con las cuales podemos generar cualquier compuerta lgica usamos las siguientes definiciones:

Con lo que usando solo compuertas NANDs el circuito queda de la siguiente forma:

Donde obtenemos la siguiente grfica de tiempo:

Ahora armando el circuito con el integrado 74LS00 creado en el DSCH como smbolo el circuito quedara de la siguiente forma:

Con la siguiente grfica de tiempo:Con lo que observamos que es idntica a la grfica de tiempo del circuito anterior sin usar el circuito integrado 74LS00 y tambin la salida F es idntica a la tabla de verdad dada al comienzo del problema.