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Etchant 기술동향 및 시장분석

-Cu Etchant를 중심으로-

2015. .

한국과학기술정보연구원

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❚ 목 차 ❚

제 1 장 서론····························································································1

제 2 장 Cu Etchant 개요········································································3

제1절 Etchant 정의 및 특징································································2

제2절 Cu Etchant 정의 및 특징··························································8

1. 습식 에칭의 특성·····································································11

제3절 구리 습식 에칭의 기술적 허들···············································17

1. 이방성 에칭기술·······································································17

2. Fine pitch 에칭성·····································································21

3. 에칭 조건 조절·········································································22

제4절 Cu Etchant 특허······································································23

1. Etchant 특허의 분류································································23

2. Etchant특허의 기술개발 동향··················································23

3. 주요 Cu Etchant특허································································24

제 3 장 Cu Etchant 활용분야·······························································45

제1절 고집적 PCB··············································································45

1. PCB 란?·····················································································45

2. 기존 PCB의 제작 공정·····························································46

3. 기존 PCB의 개선 공정·····························································49

4. BGA(Ball Grid Array) ································································53

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5. COF(chip-on-film) ·····································································63

제2절 FPCB (Flexible Printed Circuit Board) ····································65

1. FPCB란······················································································65

2. 양면 FPCB·················································································69

제3절 RFPCB(Rigid-Flexible PCB) ······················································78

제 4 장 Etchant 산업 및 시장······························································79

제1절 Etchant 산업의 특성 및 변화요인··········································79

제2절 반도체 산업 시장 전망····························································81

제3절 디스플레이 시장 전망·····························································84

제 5 장 Etchant경쟁사 분석·································································87

1. 솔브레인(구 테크노세미켐)·······················································87

2. 이엔에프테크놀로지··································································90

3. 램테크놀러지·············································································94

4. 동진쎄미켐················································································99

5. 리켐·························································································101

6. 맥트론(MECTRON)··································································104

7. 이비덴(IBIDEN)········································································108

8. 메이코 (MEIKO)·······································································110

제 6 장 결론························································································114

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[별첨 : Cu etchant 고객사]···································································116

1. 미세배선 용 Cu etchant 고객사 동향·····································116

2. 고객사 리스트···········································································118

3. 주요 고객사 상세 설명····························································120

- HDI (High Density Interconnection) ········································122

- Cu도금 개선 및 Cu etchant의 자체 개발······························124

····························································································150

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그 림 목 차

반도체 웨이퍼(Wafer) 사진···················································3

습식에칭 메커니즘·································································4

플라즈마(Plasma 생성과정·····················································5

알루미늄 배선 공정 ·····························································8

습식에칭의 3단계·································································11

패턴 크기에 따른 습식 에칭후 단면모양···························12

반도체 제조용 에칭 기술의 기술별 점유율 ······················13

fine pattern의 추이······························································15

습식에칭의 패턴 형성 모양·················································20

Etch Factor의 도식····························································21

하부 실리콘 계열층 상에 2중 구조의 금속배선이 형성된 모습·26

전극 배선 형성 방법-게이트 패턴 형성···························28

전극 배선 형성 방법-소스 및 드레인 패턴 형성·············29

에천트 조성 별 Cu 에칭률················································30

에천트 조성 별 Ti 에칭률·················································32

게이트 전극의 단면도 및 평면도······································33

오목한 패턴이 형성된 기판···············································35

특허 ‘크롬 식각용 에천트’ 의 에칭공정 결과·············38

등방성 구리 에칭의 도식···················································41

디스플레이 패널 에칭 장치 도면······································42

에칭공정에 따른 박막트랜지스터의 주사전자현미경 사진·43

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PCB의 모습···········································································45

PCB의 분류>·········································································46

PCB의 원재료로써, CCL의 제작공정···································47

기존 PCB의 제작과정···························································47

다층 PCB 제거 공정····························································49

Build up PCB의 종류1··························································50

Build up PCB의 종류2··························································51

Build up PCB의 종류3-MCPCB기판·····································51

Mass-laminate(좌) 및 구리 에칭 후(우)·······························52

Laser via를 형성한 모습(좌) 및 패터닝한 도금층의 모습(우)·52

완성된 SLC의 단면 모습····················································52

리드프레임의 위치 별 패키지의 종류·······························53

패키지 내 리드프레임의 위치-DIP 혹은 QFP의 형태······54

패키징에서 솔더볼의 위치-BGA형태·································54

솔더접합부 계면 특성························································55

BGA(Ball Grid Array)의 분류·············································57

BGA기판의 구조·································································57

일반적인 PBGA···································································58

CSP BGA의 구조································································58

반도체 패키징의 모습························································59

wafer sawing공정·······························································60

interconnection공정 중, 와이어 본딩의 모습····················60

BOC(Board On Chip)의 모식도··········································61

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CSP BGA(좌)와 일반적인 PBGA(우)를 기판에 실장하는 모습·62

Wire 연결방식(상) 및 Flip chip연결 방식·························63

국가별 PCB 시장의 점유율················································68

양면FPC의 제작방법···························································70

도체 패턴 회로 형성 방법-서브트랙티브방식··················70

동박 두께와 회로 형상의 관계··········································71

도체 패턴 회로 형성 방법-세미애디티브 공정················72

층간도통기술······································································73

FCCL 과 CCL·····································································74

CCL별 PCB의 분류·····························································74

Laminating방식(좌) 및 casting방식(우)······························75

인공돌기의 제작방법··························································76

Sputtering방식·····································································77

FPC용 FCCL(좌) 및 Flexible 태양전지(CIGS)용 Mo Film(우)·77

최근 디램가격 추세 (단위 : 달러)·····································81

세계 디램 시장 점유율26)··················································82

맥트론의 단면 FPCB··························································105

맥트론의 양면 FPCB··························································106

맥트론의 다층 FPCB··························································107

이비덴의 FC Pacakge·························································109

이비덴의 e-Flex··································································110

메이코의 양면 / 다층 PCB················································112

메이코의 4 layer Rigid-Flex PCB······································112

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메이코의 6 layer Rigid-Flex PCB······································113

메이코의 임베디드(Embedded Passive Devices) PCB·······113

스템코의 양면 COF 단면 이미지··········································117

삼성전기의 FCCSP(좌) 및 SiP(우) ··········································121

삼성전기의 EAD기판 (Embedded Active Device) ·················122

삼성전기의 SiP기판의 스펙···················································122

삼성전기의 HDI제품 및 SMT방식으로 숄더볼을 형성하는 모습·123

삼성전기 HDI의 단면구조······················································124

CSP(좌) 및 Flip chip CSP이 구현된 패키지 모습(우)···········125

LG이노텍의 포토공정으로 제작중인 25㎛ pitch COB··········126

LG이노텍의 Rigid Flexible PCB·············································127

대덕전자의 FCCSP 구조 및 spec········································128

대덕전자의 FCCSP의 pitch··················································128

대덕전자의 build-up CSP-3L build-up기판(좌)및 4L stack via기판(우)··128

대덕전자의 build-up CSP의 spec········································129

CSP(Chip Scale Package) ·····················································143

이수페타시스의 COB기판 표면(좌) 및 단면(우)·················144

해성디에스의 제품들_FBGA(좌), PCB(BOC)(가운데), COF(우)·144

FBGA의 구조 및, via hole의 단면······································145

당사 BOC 및 FcFBGA (Flipchip Fine pitch Ball Grid Array)의 특징·145

해성디에스의 정밀금형기술, 박막도금기술, 릴 제조기술··146

해성디에스의 미세회로 패터닝 기술··································146

해성디에스의 미세패턴 형성과정 중 동도금 과정·············147

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스템코의 COF(좌) 및 2-metal COF(우)·······························148

에칭으로 구현한 패턴(좌) 및 세미에디티브로 구현한 패턴(우)··149

스템코의 양면 기판 기술(좌) 및 미세 via hole기술··········149

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표 목 차

건식에칭과 습식에칭의 비교····················································7

무연솔더의 용융점···································································56

FPCB의 분류············································································65

국내 PCB수출 실적 (단위 : 백만달러)···································69

반도체 공급업체 매출액 상위 20위 업체 (단위 : 백만달러)·83

디스플레이 세계 시장 규모 전망 (단위 : 백만달러)·············85

솔브레인 최근 실적 (단위 : 억원)··········································87

최근 3년 솔브레인 사업부문별 실적······································88

2014년 솔브레인 품목별 실적 현황(단위 : 백만원)···············88

솔브레인 연구개발 비용 현황 (단위 : 백만원)······················89

솔브레인 연구개발 실적··························································89

이엔에프테크놀로지 최근 실적 (단위 : 억원)························90

이엔에프테크놀로지 연구개발팀 및 연구개발과제················91

2014년 이엔에프테크놀로지 사업부문별 실적 (단위: 천원)··92

2014년 이엔에프테크놀로지 내수ㆍ수출 실적 (단위: 백만원) 93

램테크놀러지 최근 실적 (단위 : 억원)·································94

램테크놀러지 연구개발팀 및 연구개발과제·························96

램테크놀러지 에천트 관련 최근 연구개발 실적··················97

2014년 램테크놀러지 제품별 매출현황·································98

동진쎄미켐 최근 실적 (단위 : 억원)·····································99

동진쎄미켐 사업부문별 실적 (단위 : 백만원, %)···············100

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동진쎄미켐 최근 에천트 관련 연구ㆍ개발 실적 현황·······101

리켐 최근 실적 (단위 : 억원)··············································102

리켐 연구개발 비용 현황 (단위 : 천원)·····························102

리켐 사업부문별 2014년 실적 (단위 : 천원)······················103

맥트론 기업 개요·································································104

맥트론 단면 FPCB44) ···························································106

맥트론 양면 FPCB44) ···························································107

맥트론 다층 FPCB44) ···························································108

이비덴 사업부문별 실적 (단위 : 백만엔)····························108

이비덴의 FC Package··························································109

이비덴의 e-Flex···································································110

메이코(MEIKO) 기업개요······················································111

인터플렉스 최근 실적 (단위 : 억원)········································129

인터플렉스 2014년 FPCB 원재료 및 부재료 매입현황(단위:천원)·130

인터플렉스 연구개발 비용 현황 (단위 : 천원)························130

인터플렉스 FPCB 연구개발 실적··············································131

이녹스 최근 실적 (단위 : 억원)···············································132

이녹스 연구개발 비용 현황 (단위 : 천원)·······························133

이녹스 FPCB 관련 연구개발 실적 현황···································133

비에이치 최근 실적 (단위 : 억원)············································135

비에이치 FPCB 제품 매출현황 및 비중 (단위 : 백만원)········135

비에이치 최근 내수ㆍ수출 현황 (단위 : 천원)······················136

비에이치 연구ㆍ개발 비용 현황 ···········································137

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최근 5년간 비에이치 연구ㆍ개발 실적 현황 (단위 : 천원)··137

심텍홀딩스 최근 실적 (단위 : 억원)······································139

심텍홀딩스 연구ㆍ개발 비용 현황 (단위 : 천원)···················140

심텍홀딩스 최근 실적 (단위 : 억원)······································141

코리아써키트 최근 실적 (단위 : 억원)···································142

코리아써키트 연구ㆍ개발 비용 현황 (단위 : 천원)···············142

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제 1 장 서론

Etchant(이하 에천트로 표기)는 식각액, 부식액으로도 불리며 에칭기

술을 이용하여 PCB, 반도체, TFT-LCD(Thin Transister-Liquid Crystal

Display) 등의 제조공정에서 사용된다. 에천트는 PCB에서 불필요한 동

박을 제거하기 위해 사용되고, 반도체에서는 제조공정에서 웨이퍼 또는

웨이퍼 위에 증착된 박막의 일부분을 선택적으로 제거하기 위해 사용

된다. 에천트는 특징에 따라 구리 에천트, 알루미늄 에천트, 크로뮴 에

천트, 니켈 에천트 등이 있다. 또 에천트는 화학약품을 이용하여 에칭

을 하는 습식 에칭(Wet Etching)과 이온화한 가스를 사용하여 에칭을

하는 건식 에칭(Dry Etching)이 있다.

건식 에칭은 플라즈마 에칭(Plasma Etching), 스패터 에칭(Spatter

Etching), 반응이온 에칭(Reactive Ion Etching)으로 크게 다시 분류할

수 있다. 플라즈마 에칭은 플루오르 등 할로겐 원소를 포함하는 가스를

하전입자화하여 그 반응성에 의해서 나오는 휘발성이 높은 화합물로

에칭을하는 방법이다. 스패터 에칭은 비활성 아르곤(Ar) 가스를 고주파

방전으로 이온화하여 이것으로 표면 원자를 벗겨내어 에칭을 하는 방

식이다. 반응이온 에칭은 식각 가스를 플라즈마 상태로 만들고 상ㆍ하

부 전극을 이용해 플라즈마 상태의 가스를 기판에 충돌시켜 물리적 충

격과 화학반응의 결합에 의해 에칭이 이루어진다.

PSS(Patterned Sapphire substate) 웨이퍼의 제조공정에서 가장 일반적

으로 사용하는 방법은 건식 에칭이다. 하지만 건식 에칭은 에칭의 속도

가 매우 느리고 효율적인 스케일을 위해서는 고가의 플라즈마 에칭기

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구가 따로 필요하다. 이와 달리 습식 에칭은 에칭의 속도가 비교적 빠

르고 가격 경쟁력이 좋다.

본고에서는 에천트의 정의와 시장 그리고 기술현황과 함께 에천트

생산업체에 대해 다루고자 한다.

제 2 장 Cu Etchant 개요

제 1 절 Etchant 정의 및 특징

반도체의 웨이퍼(Wafer)에 형성된 패턴을 따라 하부 막을 제거하여

미세 패턴을 형성하는 공정을 에칭공정이라고 한다. 웨이퍼는 50 mm

~ 300 mm까지 다양한 크기로 존재하며 구경이 커질수록 더 많은 집적

회로 칩을 생산할 수 있다. 웨이퍼의 부위별로 Chip, Scribe Line,

TEG(Test Element Group), Edge Die, Flat Zone 이렇게 크게 5가지로

나눌 수 있다.

Chip은 웨이퍼 위 전자회로가 새겨진 얇고 작은 조각으로 IC칩이 된

다. Scribe Line은 전자회로가 없고 웨이퍼를 각각의 칩으로 분리하는

선으로 Chip 사이의 경계가 된다. TEG(Test Element Group)는 칩의 실

제 특성을 테스트하기 위해 패턴을 구현한 부분이다. Edge Die는 웨이

퍼의 가장자리 부분이다. Flat Zone은 눈으로 식별이 불가능한 웨이퍼

의 결정구조를 판별하기 위해 웨이퍼의 한 부분을 평평하게 만들었는

데 이 부분을 Flat Zone이라고 한다. 은 반도체 웨이퍼

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(Wafer) 사진이다.

반도체 웨이퍼(Wafer) 사진1)

이러한 반도체의 웨이퍼에서 불필요한 부분(산화물)이을 제거하기 위

해 사용하는 것이 에천트이며 이러한 공정을 에칭 공정이라 한다. 에칭

을 통해 반도체의 회로 패턴을 만들고 회로 패턴을 형성하는 과정을

반복하여 반도체의 구조가 형성된다. 에칭은 크게 습식에칭(Wet

Etching), 건식에칭(Dry Etching)으로 구분할 수 있다.

습식에칭은 화학물질을 이용해 에칭을 하는 방법이다. 화학물질을 포

함한 에천트를 통해 에칭을 하려는 부분과 화학반응을 일으켜 광학적

으로 평평하고 결함이 없는 반도체 표면을 만들 수 있다. 는

습식에칭의 메커니즘을 간단히 그림으로 나타낸 것이다. (1)에서 반도

체 표면과 에천트가 접촉하게 된다. 그 뒤, (2)에서 화학적 반응이 일어

나게 되고 (3) 에천트를 통해 에칭이 일어나게 된다.

1) intel 홈페이지

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습식에칭 메커니즘2)

습식에칭은 비교적 대량의 에칭이 쉬우며 장비나 약품의 가격이 저

렴하다. 또한, 제한되는 물질이 적다. 하지만 에칭 깊이가 깊을수록 단

면 방향도 에칭이 진행되기 때문에 정밀도가 높은 미세 가공에는 제한

적으로 적용이 된다는 점과 에칭액의 온도와 교반이 에칭속도에 영향

을 주기 때문에 에칭 속도가 변화하여 일정하지 못하다. 화학약품을 사

용하기 때문에 안전성에 문제가 발생할 수 있으며 에칭 공정 후에 폐

기물을 처리해야한다는 점도 습식에칭의 단점이다. 무엇보다 습식에칭

의 가장 큰 단점은 반도체의 마스크 아래가 에칭되는 언더 컷(Under

Cut)으로 인해 과도한 에칭이 되어 성능이 저하될 수도 있다.

습식에칭의 가장 큰 단점인 언더 컷(Under Cut)을 해결한 것이 건식

에칭(Dry Etching)이다. 건식에칭은 웨이퍼 표면에서 이온 충격을 통한

물리적 작용이나 플라즈마 속에서 발생된 반응 물질들의 화학작용 또

2) Semiconductor Materials Lab. Hanyang University, 3 page

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는 물리적 작용과 화학작용이 동시에 일어나 에칭이 진행되는 것을 말

한다. 이러한 점 때문에 건식에칭은 플라즈마 에칭이라고도 부른다.

플라즈마(Plasma) 건식에칭은 일반 대기압보다 낮은 압력인 진공 챔

버(Chamber)에 가스를 주입한 후, 전기 에너지를 공급하여 플라즈마를

생성하여 이를 이용한다. 플라즈마의 정의는 간단히 기체, 액체 그리고

고체를 넘어선 물질로 제 4상태로 존재하며 수많은 자유전자, 이온 및

중성의 원자 또는 분자로 구성된 이온화된 기체를 말한다. 이러한 과정

속에서 이온화를 통해 추가적으로 생성된 전자들이 연쇄반응

(Avalanche)를 일으켜 또 다른 이온화를 일으키고 이온의 수가 기하급

수적으로 늘어나는 상태가 되는데 이 상태가 바로 플라즈마 상태이다.

플라즈마 상태에서 해리된 반응성 원자(Radical Atom)이 에칭을 할 웨

이퍼 표면에서 막질 원자와 접촉하여 강한 휘발성을 통해 에칭이 진행

된다. 은 플라즈마의 생성과정에 대한 그림이다.

플라즈마(Plasma 생성과정3)

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플라즈마 건식에칭 공정과정에서는 균일도(Uniformity)와 에칭속도

(Etch Rate)가 가장 중요하다. 균일도란 웨이퍼 상에서 에칭이 이루어

지는 속도가 얼마나 동일한지를 말한다. 만약 에칭 공정과정에서 부위

에 따라 에칭속도가 다르게 되면 형성된 모양이 달라져 특정 부위에

위치한 칩의 경우 동작하지 않거나 불량이 발생하여 특성이 저하되는

문제점이 발생한다. 에칭속도는 에칭 공정과정에서 일정시간 동안 불필

요한 부분(산화물)을 얼마나 제거할 수 있는지를 말한다. 에칭속도는

표면 반응에 의한 반응성 원자와 이온의 양, 이온이 가진 에너지에 의

해서 변화한다.

건식에칭은 습식에칭에 비해 비용이 크고 공정과정이 까다롭지만 불

순물 주입이 가능하며 비등방성 식각이 가능하여 미세한 패턴을 형성

하기가 비교적 쉽다. 하지만 공정변수가 많아 불순물 침투, 격자구조

결함, 전하 형성 등 결함이 발생할 수 도 있으며 구리와 백금 같이 건

식에칭이 어려운 물질이 존재한다.

은 건식에칭과 습식에칭을 간단히 비교한 표이다. 에칭성격

에서 이방성 에칭은 모든 방향으로 에칭 비가 같지 않으나 일정한 방

향성을 가지며, 이와 반대로 등방성 에칭은 모든 방향으로 에칭 비가

같다.

3) Samsungsemiconstory, Etching, 삼성반도체이야기

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건식에칭과 습식에칭의 비교4)

건식에칭 (Dry Etching) 습식에칭 (Wet Etching)

방법 물리적,화학적,물리적+화학적 화학적 반응 에칭

에칭속도 느리다 빠르다

에칭성격 이방성 등방성

미세패턴가공 쉽다 어렵다

생산성 낮다 높다

안전성 비교적 안전 낮다(화학 폐기물 발생)

4) LG디스플레이, 디스플레이에 대한 모든 것 홈페이지 참고

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제2절 Cu Etchant 정의 및 특징

기존의 대표적인 반도체용 금속 배선 재료인 알루미늄(Al)은 실리콘

산화막(Silicon Dioxide)과 부착성도 좋고 가공성도 뛰어나다는 장점이

있다.

알루미늄 배선 공정 5)

그러나 알루미늄(Al)과 실리콘(Si)이 만나면 계면에서 섞이려는 성질이

있다. 이 때문에 실리콘으로 만들어진 반도체 웨이퍼의 경우, 알루미늄

배선 공정에서 접합면이 파괴되는 현상이 생길 수 있습니다. 이러한 현

상을 방지하기 위해 두 접합면 사이 장벽(Barrier)에 해당하는 금속을

증착하는 과정이 더해지게 되는데, 이를 베리어 메탈(Barrier Metal)이

라고 한다. 이중으로 박막을 형성해 접합면이 파괴되는 것을 막는다.

이 후 알루미늄 배선은 증착을 통해 이루어지는데, 알루미늄 괴를 진

공 챔버에 넣어 감압 하에서 끓이면 알루미늄이 입자 상태로 진공 챔

버 안이 가득 채워진다. 이 때, 웨이퍼를 진공 챔버에 넣어 통과시키면

5) 츨처 :http://samsungsemiconstory.com/183

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알루미늄의 입자가 박막을 형성해 부착되게 된다. 고진공 상태에서 알

루미늄을 증기화하여 부착시키기 때문에 이 공정을 진공증착

(evaporator)이라고 한다. 근래에는 플라즈마를 이용한 물리적 기상 증

착 방법 (sputtering)도 많이 사용하고 있다.

기본 소자와 금속 배선의 연결 부분을 접점(contact)이라고 하는데,

접점의 크기가 작아서 좁은 hole 형상을 가지게 되면 좁은 공간을 금

속으로 채우기가 어려워진다. 이럴 경우, 알루미늄 보다는 텅스텐을 많

이 사용하는데, 이 때 보다 균일하게 박막을 형성해 부착시키기 위해

진공증착 보다는 화학적 기상증착 방법(CVD)을 통해 금속 배선 공정이

이루어지게 된다.

반도체 산업이 발전함에 따라 8대 공정 역시 꾸준한 연구 및 개발로

변화를 거듭하고 있다. 금속 배선 공정(Metal interconnect) 역시 반도

체의 크기가 점차 작아짐에 따라 좁은 영역에도 금속을 잘 채우기 위

해, 진공증착 (evaporator)에서 화학적 기상 증착(CVD)으로 전환이 이

루어지고 있다. 또한, 최근에는 이전의 도전재료(Al, W)보다 가격은 저

렴하고 전도성은 더욱 우수한 구리(Cu)가 첨단 메모리, CPU 및 Logic

제품에 상용화되고 있다.

반도체 공정에서 중요한 과정 중 하나인 에칭 공정에서 대표적인 에

칭은 구리(Cu) 에칭이다. 구리 에칭은 카파 에칭, 카파 공정이라고도

한다. 최근 반도체 공정에서 메모리칩의 고집적화, 고속화의 경향으로

연구 방향이 진행되고 있으며 각 공정의 패턴이 미세화되고 있다. 이에

따라 기존의 에칭장비로는 패턴의 미세화가 점점 어려워지고 있는 추

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세이다. 집적회로의 고집적화, 고속화는 동시에 배선의 집적을 수반하

였고 배선의 집적화는 선폭을 줄이고 배선의 층을 늘리며 이루어져왔

다. 그러나 배선의 선폭을 점점 작아지고 있지만 높이는 제한이 있기

때문에 배선 저항이 커지게 되는 문제점과 상호 간섭이 심해지는 단점

이 있다. 이를 해결하기 위해서는 비교적 전기 저항이 작은 배선재료를

개발하는 것이 필요했는데 이러한 재료들의 후보에는 금, 은, 텅스텐

그리고 구리가 있다.

구리 배선공정이 일반화됨에 따라 고 aspect 유전박막의 다마신

(damascene) 에칭공정이 일반화되고 있다. 다마신 에칭공정이란, Cu 배

선의 경우에는 Cu가 플라스마를 이용하여 에칭하기가 어려운 물질이기

때문에 산화막을 에칭하여 산화막에 홈(trench)을 형성한 다음 Cu를 채

워 넣고 필요 없는 부분의 Cu는 CMP로 제거하는 공정을 말한다.

구리는 다양한 방법으로 증착이 가능하지만 건식 에칭이 어려우며

실리콘과 실리콘 옥사이드에서 쉽게 확산하여 소자에 불필요한 에너지

를 형성하여 소자를 망가뜨리기 쉽다. 또한, 다른 물질과의 접촉성이

좋지 않고 산화가 쉽게 되는 단점을 가지고 있다. 이러한 단점을 극복

하고 구리를 배선재료로 사용하여 에칭을 하기 위해서는 건식 에칭에

대한 개발이 이루어져야하며 다른 물질과의 접촉성을 보다 더 향상시

킬 수 있는 방법과 구리 자체의 산화를 방지할 수 있어야한다.

최근 소자가 고집적도와 보다 빠른 에칭속도를 지향하고 있기 때문

에 비저항이 낮고 전자 이주에 내성이 강한 구리를 배선재료로 사용해

야 될 필요성이 점점 커지고 있다. 최근에는 염소 기체를 에칭 가스로

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사용하는 플라즈마 에칭과 레이저 에칭 그리고 고 휘발성의 반응 생성

물을 형성케 하는 에칭이 연구ㆍ개발되면서 사용 중에 있다.

1. 습식 에칭의 특성

습식 에칭은 화학적인 용액을 이용하여 웨이퍼 표면의 물질을 녹여

내는 공정이다. 습식 에칭의 반응 부산물은 기체, 액체이거나 용액에

녹는 고체이다. 일반적으로 습식 에칭은 와 같이 에칭, 린스

(rinse), 건조의 세 단계로 진행 된다.

습식에칭의 3단계

일반적으로 습식 에칭은 선택비가 매우 우수하고, 에칭용액의 농도와

온도를 이용하여 에칭속도를 쉽게 조절할 수 있는 장점이 있다. 또한,

습식 에칭장비는 건식 에칭장비들과는 달리 진공, 고주파 전원, 가스

공급장치 등이 필요 없기 때문에 구조가 매우 간단하고 가격이 낮은

장점이 있다. 그러나 반도체 소자의 선폭이 3μm 이하로 미세화되면서

습식 에칭을 사용하는 것이 매우 어렵게 되었다. 이는 과 같

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이 습식 에칭이 등방성 에칭이기 때문이다.

패턴 크기에 따른 습식 에칭 후 단면모양

따라서 1980년대부터 점차 플라스마를 이용한 이방성 건식 에칭이

습식 에칭을 대체하게 되었다. 그러나 습식 에칭은 에칭 선택비가 우수

한 장점이 있기 때문에 패턴 없이 wafer 전체에 증착되어 있는 박막

(blanket film)을 제거하는 데에는 여전히 습식 에칭이 사용되고 있다.

또한, 증착장비의 모니터링을 위해 사용되는 테스트 웨이퍼를 재활용하

기 위하여 테스트 웨이퍼 표면의 박막을 제거하는 데에도 유용하게 사

용되고 있다.

한편, 특허 분석 결과에 따르면, 국내에서는 아직 습식에칭보다는 건

식에칭 방식이 주류를 이루고 있다. 이마저도 미세패턴 형성용이라기보

다는, bulk제거에 사용되는 것으로 보인다.

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반도체 제조용 에칭 기술의 기술별 점유율 6)

가. 습식 에칭장비

습식 에칭장비의 구조는 습식 세정(wet cleaning) 장비들과 유사하다.

한번에 처리하는 웨이퍼 매수에 따라 배치식(batch type)과 매엽식

(single wafer type)또는 스핀 에칭 방식으로 나눌 수 있는데 배치식이

널리 사용되어 왔다. 배치식은 화학 물질에 강한 테플론(Teflon) 등으로

만들어진 카세트에 여러 장의 웨이퍼를 담아 에칭용액이 들어있는

bath에 담가 에칭하는 방식으로서, 한 번에 여러 장의 웨이퍼를 처리하

는 장점이 있다.

에칭의 균일도를 향상시키기 위해서 에칭용액이 들어있는 bath를 기

계적으로 교반(agitation)하며, 에칭이 진행됨에 따라서 에칭반응 및 증

발에 의해 에칭용액의 농도가 변하게 되므로 최근에는 농도를 모니터

링하여 자동으로 화학 물질을 공급하여 에칭용액의 농도를 유지시키는

장치도 널리 사용되고 있다. 웨이퍼의 건조는 스핀 건조(spin dry)를 사

용하거나 알코올 증기를 이용한다.

6) 특허청 보도자료.

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매엽식은 스핀 코팅과 유사하게 한 장의 웨이퍼를 회전시키면서 에

칭용액을 뿌려준 다음 초순수(ultrapure water)를 뿌려 린스하고, 웨이

퍼가 충분히 린스되면 회전속도를 높여 건조시키는 방식이다. 스핀 에

칭을 카세트 단위로 진행할 수 있는 드럼식의 장비도 있다. 이와 같은

에칭 방식은 매번 새 용액을 웨이퍼 표면에 뿌려주기 때문에 에칭속도

및 균일도가 뛰어나고 장비의 크기가 작고 다루기 쉬운 장점이 있다.

나. Fine pitch용 Cu etchant 기술

최근 반도체의 고밀도 집적회로(LSI) 제조에 있어서 전체회로를 구성

하는 소자의 크기를 줄이는 미세화와 고성능화가 진행되고 있다. 이미

배선 폭 45㎚의 반도체 인터포저7)용 실장부품의 대량생산 기술이 개발

되었다. 향후 미세회로 폭 부품의 저항률을 감소하기 위해서는 결정입

경의 균일화, 고순도화와 함께 배선저항률을 최소화해야 한다.

7) 인터포저는 서킷 보드와 칩 사이에 들어가는 기능성 패키지 기판이다. 시스템온칩(SoC)과 달리

물성이 다른 칩들을 넣을 수 있고 수율도 높다. 지금까지 인쇄회로기판(PCB)·유기(Organic) 기

판이 쓰였으나 전도성이 낮고 열을 제때 빼내지 못했다. TSV(실리콘관통전극) 인터포저는 실리

콘 웨이퍼 위에 칩들을 얹거나 실장하고 기판에 구멍을 뚫은 후 내부를 전도체로 채워 칩 간,

칩과 PCB 간을 연결한다. PCB·유기 기판보다 미세 선폭을 구현할 수 있고 배선·비아의 크기도

줄일 수 있다. 칩과 같은 재질이라 전도성이 높고 열 팽창계수(CTE)가 같아 온도 변화에 따른

위험이 없다. 노후한 반도체 설비도 그대로 이용할 수 있다.

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fine pattern의 추이

대규모 집적회로(LSI, Large Scale Integration circuit)의 고속화와 고

집적화는 트랜지스터와 배선치수 미세화에 의해 처음으로 실현될 수

있었다. Cu는 낮은 저항율과 뛰어난 신뢰성을 갖기 때문에 초고속 LSI

용 배선재료로서 널리 사용되고 있다. 배선 폭과 두께의 치수에 따라

Cu전기 저항률이 상승하며 미세화에 의한 LSI의 성능향상을 저해하는

문제점이 있다.

배선이 미세하면 LSI 성능을 저해하며 전자이동(EM, Electromigration)

의 내성 등 신뢰성도 낮아진다. 배선구조는 중심부인 도체(Cu)와 측면

의 저항이 높은 금속장벽으로 되어있다. 저항증대의 주원인은 Cu배선

내부의 결정입경이 39㎚ 정도로 매우 미세하고 측면벽의 배선체적에

대한 Cu/금속장벽 계면의 면적비가 증대하여 입계 및 측벽에 전자의

산란이 생기기 쉽다.

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2007년 국내의 이오에스(주)는 2000년부터 무전해 Cu도금을 Direct

Cu 전기도금공정으로 전환하였다. 습식 도금에칭 기술을 바탕으로 30

㎚ 이하의 나노회로 도금에칭 기술개발의 국산화가 요구되고 있다. 향

후 배선내부의 계면 전자산란을 억제하는 기술로서 화학약품을 많이

사용하는 무전해 Cu 도금기술보다는 Cu배선의 저항을 감소시킬 수 있

는 Cu 전기도금기술 적용이 효과적이라 사료된다. 이에 Via Hole과 인

터포저 실장소자에 균일 전기도금 할 수 있는 도금현장의 유기첨가제

기초기술 개발이 필수적일 것으로 사료된다

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제 3 절 구리 습식 에칭의 기술적 이슈

1. 이방성 에칭기술

인쇄회로기판에서 배선의 간격은 원소재인 동박에 형성된 배선의 형

상이 좌우한다. 일반적으로 습식 에칭공정을 통해 형성된 배선의 단면

은 아래쪽이 위쪽보다 길이가 긴 사다리꼴 모양이다. 여러 개의 배선이

나열될 때 아래쪽이 위쪽보다 길이가 길어 배선 간 간격을 좁힐 때 불

리한 점이 많다. 때로는 배선간의 간섭으로 불량(Short Circuit)이 발생

하기도 한다.

따라서 배선 단면의 모양을 아래쪽과 위쪽의 너비를 같게, 즉 아래쪽

의 튀어나와 있는 부분(테일, Tale)을 줄이고 최대한 직사각형 모향으

로 형성해야 배선의 폭을 좁히는 데 유리하다. 배선 두께 방향의 깊이

와 너비 방향의 비율을 따져 에칭 팩터(Etching Factor)라는 수치로 표

현하기도 하는데, 에칭 팩터가 무한대에 가까울수록 미세배선 구현이

가능하다. 현재로서는 인쇄회로기업 제조업계가 대부분 중소기업으로

이뤄져 있는 상황에서 대규모의 시설투자가 어렵다보니, 수요기업에서

원하는 수준의 에칭 팩터나 배선 형상을 구현하기 어렵다는 것이 이슈

가 되고 있다.

프린트 배선판의 제조 방법으로는, 미리 동박을 접착시킨 기판 상에

스크린 인쇄, 광 리소그래피 등의 방법으로 레지스트 패턴을 형성하고,

염화철 (Ⅲ) 수용액 등의 에칭액을 사용하여 불필요한 부분의 동박을

제거하여 도체 패턴을 제조하는, 이른바 서브트랙티브법이 널리 사용되

고 있다.

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이러한 포토에칭법으로 구리 배선 패턴을 형성하는 경우, 에칭액으로

서 염화철계에칭액, 염화구리계 에칭액, 알칼리성 에칭액 등이 이용되

고 있다. 이들 에칭액을 사용하면, 언더컷이라 불리는 에칭 레지스트

아래의 구리가 배선 패턴의 측면으로부터 용해되는 경우가 있었다. 즉,

에칭 레지스트로 커버됨으로써, 본래 에칭으로 제거되지 않는 것이 요

구되는 부분(즉, 배선 부분)이, 사이드 에칭에 의해 제거되어, 상기 배

선의 바텀(bottom)부로부터 톱(top)부가 됨에 따라서 폭이 가늘어지는

현상(언더컷)이 발생한다. 특히 배선 패턴이 미세한 경우, 이러한 언더

컷은 가능한 한 적게 해야만 한다.

또한, 습식에칭 중에, 레지스트 패턴의 이면에 에칭액이 돌아 들어가,

도체 패턴의 라인 폭이 레지스트 패턴의 라인 폭보다 좁아지는, 사이드

에칭의 발생도 문제가 된다. 사이드 에칭이 발생하면, 도체 패턴의 탑

폭 또는 보텀 폭이 좁아져, 부품의 실장에 필요한 면적을 확보할 수 없

게 된다는 문제가 있는 점에서, 회로 밀도가 높은 프린트 배선판을 서

브트랙티브법으로 제조하는 것은 곤란했다.

구리 배선의 측면에 패임이 생기면, 전류나 전기 신호를 안정적으로

도통시킬 수 없게 될 뿐 아니라, 배선 폭의 정확한 검사가 가능하지 않

게 될 우려가 있었다. 즉, 배선 폭 검사는 통상, 인쇄 배선판의 상측에

서 광학적으로 구리면과 기재면의 반사율 차이를 검출하여, 구리 배선

의 톱 폭을 구하고 있지만, 구리 배선의 측면에 패임이 생긴 경우, 배

선 폭이 가장 가는 부분(미들(middle)부)이 인쇄 배선판의 상측에서의

검사에서 톱부에 숨겨져 버리기 때문에, 배선 폭의 정확한 검사를 할

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수 없게 된다. 또한, 구리 배선의 측면에 이상이 생기면, 구리 배선의

직선성이 저하되어, 인쇄 배선판의 상측에서 배선 폭을 광학적으로 검

사할 때에 오인식을 야기할 우려가 있다.

특히 인쇄 배선판 중에서도 COF(Chip On Film)용 기판에서는, 세선

부의 피치가 20 ~ 30μm 정도이며, 배선 폭으로 5 ~13μm 정도의 초

미세 배선을 형성하는 경우가 있어, 구리 배선의 직선성이 낮은 경우의

광학 검사의 오인식이 치명적인 문제가 된다.

이상과 같은 문제에서, 높은 회로 밀도의 프린트 배선판을 제조하기

위해서는, 도금에 의해 회로를 형성시키는 이른바 애디티브법이 사용되

고 있다. 그러나 애디티브법에는, 공정이 복잡하고, 또한 긴 시간을 필

요로 하는 도금 공정을 거치기 때문에, 본질적으로 비용이 매우 비싸진

다는 문제가 있다. 에칭시의 사이드 에칭만 억제되면, 서브트랙티브법

에 의해서도 높은 회로 밀도의 프린트 배선판을 제조할 수 있는 점에

서, 사이드 에칭이 고도로 억제된 에칭을 가능하면 하게 하는 기술이

강하게 요구되고 있다.

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습식에칭의 패턴 형성 모양

상기 그림은 에칭법에 의해 얻어지는 도체 패턴의 단면 개략도이다.

기재(3) 상에 동박(2) 으로 두께 (t)의 도체 패턴이 형성되어 있다. 프린

트 배선판에 있어서는, 인접 도체 패턴과의 전기적 절연을 확보하기 위

해,도체 패턴의 탑과 보텀의 양방에서 적절한 스페이스가 확보될 필요

가 있다. 탑 폭 (w1) 또는 보텀 폭(w2)이 지나치게 좁아지면, 충분한 전

기적 특성을 유지할 수 없다. 또, 탑 폭 (w1) 이 지나치게 좁아진 경우

에는, 표면에 대한 부품의 실장이 곤란해지고, 도체 패턴의 탑 폭 (w1)

이 레지스트 패턴의 라인 폭 (w3) 보다 현저히 좁아진 경우에는, 에칭

의 도중에 동박 (2) 으로부터 레지스트 패턴 (1) 이 박리되어 도체 패턴

이 단선되거나 하는 문제도 발생한다. 또, 보텀 폭 (w2) 이 지나치게

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좁아진 경우에는, 기재 (3) 로부터 도체가 박리되어 도체 패턴이 단선

되거나 하는 문제가 발생한다. 이러한 문제를 발생시키지 않도록 하기

위해, 도체 패턴의 탑 폭 (w1) 및 보텀 폭 (w2) 이 레지스트 패턴의 폭

(w3) 과 비교하여 지나치게 좁아지지 않는 것이 요구되는 것이다.

2. Fine pitch 에칭성

Fine pitch 도모를 위해, Cu층 두께 축소, 동/PI 계면 Low Profile화,

에칭 방법 개선 등을 모색할 수 있다. 에칭성에 영향을 미치는 공정변

수는 PI Film 전처리(PI Film/Tie-coat 계면 Roughness 결정), Tie-coat

금속의 종류/조합/두께, 전기도금된 Cu층의 Grain 크기/분산도/Texture

등이 있다.

Etch Factor의 도식

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3. 에칭 조건 조절

COF 용 Cu 에칭액인 염화구리 농도가 낮을 경우, 충분한 에칭이 완

료되지 못하여 배선형성을 이루지 못하지만 염화구리 농도가 상당히

높을 때는 반응 물질의 농도가 커지게 되어 과에칭에 의한 배선 손실

및 배번의 하부가 많이 에칭되는 언더컷 불량이 발생하여 에칭 팩터가

낮은 특성을 나타난다. 일부 실험 결과, 염화구리 첨가량이 100g/Lt에서

에칭팩터가 가장 높게 분석되었다. 8)

8) 한국공업화학회, 권호 19권 1호, 대구가톨릭대, 2덕우전자(주)

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제4절 Cu Etchant 특허

1. Etchant 특허의 분류

습식 에칭은 에칭 장비와 에칭 대상 물질로 분류하였으며, 에칭 장비

는 한번에 처리하는 웨이퍼의 매수에 따라서 싱글 웨이퍼 타입, 배치

타입, 그리고 종말점 측정 및 공정 모니터링에 관한 기술로 분류하였

다. 에칭 대상 물질은 에칭하려는 물질의 종류에 따라서 실리콘 및 폴

리실리콘, 실리콘계 유전체, 금속 계열, High-k 유전체 및

superconductor, 화합물 반도체 및 Ge, 폴리머-포토리지스트 및 유기

절연막으로 분류하였다.

2. Etchant특허의 기술개발 동향

국내 에천트 관련 특허의 기술개발 방향은 에칭의 속도, 에칭 특성의

향상 등 에천트 자체의 성능을 향상시키기 위해 다양한 방법을 시도한

특허들이 많이 출원되어 있다. 그 방법에 대한 것은 크게 몇가지로 나

눌 수 있는데

① 에칭 공정시 발생하는 잔사를 감소시키는 것

② 에칭 결과 프로파일과 테이퍼 각이 좋지 않아 품질이 저하되는

것을 막는 것

③ 증착 특성을 개선하여 에칭 속도를 향상시키고 생산성을 증가시

키는 것

④ 에칭 결과 조화(roughening), 피팅(pitting) 및 입자 경계에서 불순

물들을 균일하게 제거 하는 것

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⑤ 에칭 속도의 향상을 위해 플라즈마 반응관의 플라즈마 밀도를 향

상시키는 것 등이 출원되었다.

현재 전자기기 재료 뿐만아니라 많은 산업분야의 공정에서 필수적인

단계인 에칭이기 때문에 연구기관 뿐만 아니라 많은 기업들이 에칭, 에

천트에 관한 연구ㆍ개발에 대한 투자를 지속적으로 하고 있다.

실리콘 웨이퍼의 크기가 3~4인치에 불과했던 과거와 달리 현재에는

6~8인치 뿐만아니라 12인치 웨이퍼가 사용되고 있으며 반도체 소자의

선폭 역시 과거 수십마이크로미터에서 최근에는 수십 나노미터로 감소

함에 따라 초미세 구조물(패턴)을 형성하기 위하여 기존에 사용되고 있

던 CCP방식의 에칭기술에서 ICP, ECR 등 다양한 진화된 에칭기술들이

연구ㆍ개발되고 있다. 국내 건식 에칭 장비의 국산화율은 약 30%미만

으로 저조하나 최근에는 국내 기업들도 에칭 관련 특허를 많이 출원하

는 추세이며 국산화에 성공하여 수입대체 효과를 가져 오기 위해 지속

적으로 연구ㆍ개발이 진행 중이다.

3. 주요 Cu Etchant특허

가. 구리/티타늄 막을 동시에 에칭

특허명에천트와 이를 이용한 금속배선 제조방법

및박막트랜지스터의 제조방법

특허권자 엘지디스플레이 주식회사

등록번호 1004156170000

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본 발명은 카르복시산(Carboxylic Acid)과 카르복시산염 및 아세틸기

(CH3CO-) 중 어느 하나에 과산화수소(H2O2)가 함유된 에천트를 이용

하여 구리 또는 구리/티타늄 막을 동시에 에칭할 수 있도록 한 에천트

와 이를 이용한 금속배선 제조방법 및 박막트랜지스터의 제조방법에

관한 것이다.

본 발명은 2중 이상의 금속층을 카르복시산(Carboxylic Acid), 카르복

시산염 및 아세틸기(CH3CO-) 중 어느 하나에 과산화수소(H2O2)를 혼

합한 식각액으로 식각하는 것을 특징으로 한다. 이에 따라, 저저항체인

구리를 전극재료로 사용함으로써 전극폭을 줄일 수 있어 고정세 패널

의 제작이 가능하다.

○ 해결하고자 하는 과제

게이트 전극 또는 소스 및 드레인전극으로 구리(Cu)막을 사용 한다.

이때 소정의 온도(200 C) 이상에서 구리 원자가 비정질실리콘층으로 확

산(deffusion)되어 TFT 또는 오믹접속층 하부의 절연막 층의 특성이 저

하되는 문제점이 발생한다. 따라서 몰리브덴 또는 티타늄을 사용하여

확산방지층 (Diffusion Barrier Layer)을 형성시켜야 하는데, 이를 제 2

금속층(c)라고 한다.

게이트패턴 및 소스/드레인 패턴의 구조는 하기 그림과 같이 이중구

조로 이루어져 있다. 전기전도도가 뛰어난 금속(Cu)를 제 1 전극패턴(b)

으로 사용하고, 후속공정에서 고온에 의해 제 1 금속층(b)의 이온이 확

산되는 것을 방지하기 위한 금속(몰리브텐 또는 탈탄륨)을 제 2 금속층

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(c)으로 사용한다. 이 때 제 1금속층(b)은 습식식각법으로 식각하고, 제

2금속층(c)은 건식식각법으로 식각한다.

하부 실리콘 계열층 상에 2중 구조의 금속배선이 형성된 모습

몰리브덴(Mo)은 쉽게 식각되지 않으므로, 후속 식각공정에 의한 결함

을 방지할 수 있고, 단일 스텝의 식각공정만으로도 구현이 가능하다.

그러나 몰리브덴은 구리(Cu)와 식각율이 차이가 나기 때문에 균일한

패턴을 얻을 수 없고, 공정단계에서 이로 인한 불량이 발생되는 문제점

을 가지고 있다. 반면에 티타늄을 확산방지층으로 사용하는 경우, 2 스

텝의 식각공정을 진행해야 한다는 단점이 있다.

따라서 본 에칭액은 티타늄 막을 확산방지층으로 사용하면서도, 1스

텝의 식각공정만으로 패턴 전극을 구현할 수 있도록, 구리 또는 구리/

티타늄 막을 동시에 에칭하는 데에 그 기능이 있다. 또한 구리(Cu) 단

층막은 TFT기판(a)과의 밀착성이 좋지 않아 식각 공정 진행 중에 구리

(Cu)막이 벗겨지기가 쉽다. 이에 따라, 공정 진행시 게이트배선 불량이

발생하며, 수율 저하를 초래하는 문제점이 있다. 따라서 식각공정을 2

스텝에서 1스텝으로 감소시킴으로써, 이러한 문제점을 상당부분 해소할

수 있다.

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○ 특허의 주요 메커니즘

화학식 1 및 2에 있어서, 구리(Cu)막의 에칭 메카니즘은 과산화수소

(H2O2)에 함유된 산소(O)와 구리(Cu)가 서로 반응하여 산화구리(CuO)와

물(H2O)로 분리된다. 이어서, 과산화수소(H2O2)와 반응하여 생성된 산화

구리(CuO)는 카르복시산(Carboxylic Acid)과 카르복시산염 및 아세틸기

(CH3COO) 중 어느 하나에 의해 반응하여 초산동(Cu(CH3COO) 2 을 생

성하면서 에칭 된다.

상기와 같이 게이트전극의 구리(Cu)막이 에칭한 후에는 에천트에 함

유된 불소계 이온(F-Ion)에 의해 티타늄(Ti)막(c)도 마저 에칭이 된다.

(화학식 3). 티타늄(Ti)막의 에칭 메카니즘은 티타늄(Ti)이 불소(F) 이온

과 쉽게 반응하여 플루오르화 티타늄(TiF4)이 생성되면서 에칭된다.

○ 주요 청구항 요약

- 본 에칭액은 카르복시산(Carboxylic Acid)과 카르복시산염 및 아세

- 28 -

틸기(CH3COO) 중 어느 하나에 과산화수소(H2O2) 및 불소이온(F-ion)이

함유된 물질이며, 본 에천트에 의해구리 또는 구리/티타늄 막을 동시에

에칭된다.

- 불소계 이온(F-Ion)은 에천트에 0.1wt% 이상이 함유되며 플루오르

화 수소산(HF; 불산), 플루오르화 암모늄(NH4F), 플루오르화 칼륨(KF),

플루오르화 나트륨(NaF) 및 플루오르화 수소 칼륨(KHF2) 등의 물질 중

어느 하나가 수용액 상태로 되면 쉽게 해리되어 생성된다. 또한 하기의

전극배선 형성방법 역시 청구항에 포함된다.

○ 에천트의 사용 위치 및 전극배선 형성방법

본 에천트는 게이트 패턴 에칭 및, 소스/드레인 전극의 패턴 에칭에

사용될 수 있다.

전극 배선 형성 방법-게이트 패턴 형성

게이트전극(32)이 형성된 TFT기판(30) 상에, 게이트절연막(36), 활성층

(38) 및 오믹접촉층(40)이 적층된다. 게이트절연막(36)은 질화실리콘 또는

산화실리콘으로 절연물질을 TFT기판(30) 상에 전면 증착함으로써 형성된

다. 게이트절연막(36) 상에 비정질실리콘층 및 불순물이 고농도로 도핑된

비정질실리콘층을 CVD방법을 이용하여 순차적으로 적층한다. 이러한,

비정질실리콘층 및 불순물이 도핑된 비정질실리콘층은 포토리쏘그래피

- 29 -

방법으로 형성하여 활성층(38) 및 오믹접촉층(40)을 형성하게 된다.

전극 배선 형성 방법-소스 및 드레인 패턴 형성

이 후, 게이트절연막(36) 상에 오믹접촉층(40)을 덮도록 소스 및 드레

인전극(42, 52)이 형성된다. 소스 및 드레인전극(42, 52) 각각은 제 1 금

속층(43, 53) 및 제 2 금속층(44, 54)으로 구성된다. 한편, 소스 및 드레

인전극(42, 52) 각각은 티타늄(Ti)/구리(Cu)/티타늄(Ti)의 제 1 내지 제 3

금속층으로 형성될 수 있다. 소스 및 드레인전극(42, 52)은 제 1 금속층

(43, 53) 및 제 2 금속층(44, 54)을 게이트절연막(36) 상에 오믹접촉층

(40)을 덮도록 CVD 방법 또는 스퍼터링(Sputtering) 방법으로 증착한

후, 포토리쏘그래피 방법으로 형성된다. 그런 다음, 구리(Cu)인 제 1 금

속층(43, 53)과 티타늄(Ti)인 제 2 금속층(44, 54)으로 형성된 소스 및 드

레인전극(42)52)은 상술한 게이트전극(32)의 형성방법과 동일한 방법 즉,

카르복시산(Carboxylic Acid)과 카르복시산염 및 아세틸기(CH3COOH)중

어느 하나에 과산화수소(H2O2) 및 불소이온(F-ion)이 함유된 에천트에

의해 동시에 에칭되어 형성된다. 이러한 소스 및 드레인전극(42, 52)을

마스크에 의해 노출된 오믹접촉층(40) 을 건식 식각하여 소스 및 드레

- 30 -

인전극(42, 52) 사이로 활성층(38)이 노출되도록 한다. 상기에서 활성층

(38)의 소스 및 드레인전극(42, 52) 사이의 게이트전극(32)과 대응하는

부분은 채널이 된다. 보호층(46)은 절연물질을 전면 증착한 후 형성하

여 형성된다. 보호층(46)은 질화실리콘 또는 산화실리콘등의 무기절연

물질 또는 아크릴계(acryl) 유기화합물, 테프론(Teflon), BCB

(benzocyclobutene), 사이토프(cytop) 또는 PFCB(perfluorocyclobutane)

등의 유전상수가 작은 유기절연물로 형성된다. 이 후, 드레인전극(52)을

노출시키는 콘택홀(49)이 형성하고, 보호층(46) 상에 화소전극(48)을 형

성한다. 화소전극(48)은 투명전도성물질인 ITO, IZO, ITZO 들 중 어느

하나로 증착된 후, 형성됨으로써 형성된다. 화소전극(48)은 드레인전극

(52)과 콘택홀(49)을 통해 전기적으로 접촉한다. 이와 같은, TFT는 TFT

기판(30) 상에 형성된 게이트전극(32), 게이트절연막(36), 활성층(38), 오

믹접촉층(40), 소스및 드레인전극(42, 52)이 순차적으로 적층되어 구성된

다. 게이트전극(32)은 게이트라인(도시되지 않음)과 연결되며,소스전극

(42)은 데이터라인(도시되지 않음)과 연결된다. 드레인전극(52)은 보호층

(46)에 형성된 컨택홀(49)을 통해 화소전극(48)과 접촉된다.

○ 본 에천트의 성능

에천트 조성 별 Cu 에칭률

- 31 -

좌측 그림은, 발명의 실시 예에 따른 에천트에 함유된 아세트산

(CH3COOH)의 농도에 따라 구리(Cu)막의 에칭률을 실험한 결과를 나타

내었다. 에칭온도는 25℃로 설정하였다. 구리(Cu)막은 에천트에 함유된

카르복시산(Carboxylic Acid), 카르복시산염 및 아세트산(CH3COOH) 중

어느 하나의 농도가 0wt%일 경우에는 에칭되지 않으나, 일정량 즉, 카

르복시산(Carboxylic Acid), 카르복시산염 및 아세트산(CH3COOH)중 어

느 하나의 농도가 0.5wt%이상 함유되면 구리(Cu)막은 에칭된다. 이 때,

카르복시산(Carboxylic Acid), 카르복시산염 및 아세트산(CH3COOH) 중

어느 하나가 에천트에 3wt% 이상 함유될 경우에는 농도에 관계없이

일정한 에칭률을 갖게 된다. 우측 그림은 본 발명의 실시 예에 따른 에

천트에 함유된 과산화수소(H2O2)의 농도에 따라 구리(Cu)막의 에칭률을

실험과 결과를 나타내는 그래프이다. 에칭온도는 25℃로 설정하였다.

구리(Cu)막은 에천트에 함유된 과산화수소(H2O2)의 농도가 0mol일 경우

에는 에칭되지 않으나, 일정량 즉, 과산화수소(H2O2)의 농도가 0.1mol이

상 함유되면 구리(Cu)막은 에칭 된다. 이 때, 에천트에 함유된 과산화

수소(H2O2)의 농도가 저농 도(예를 들면, 0.6mol 이하)일 경우에는 에칭

률이 서서히 증가하게 되고, 일정농도이상(예를 들면, 0.6mol 이상)일

경우에는 농도에 관계없이 일정한 에칭률을 갖게 된다. 이와 같이 에천

트에 함유되는 과산산화수소(H2O2) 및 카르복시산(Carboxylic Acid), 카

르복시산염 및 아세트산(CH3COOH) 중 어느 하나의 농도는 구리(Cu)막

의 두께에 따라 달라질 수 있다.

- 32 -

에천트 조성 별 Ti 에칭률

상기 그림은 본 발명의 실시 예에 따른 에천트에 함유된 플루오르화

수소산(HF)의 농도에 따라 티타늄(Ti)의 에칭시간을 실험한 결과를 나

타내는 그래프이다. 에칭온도는 25℃로 설정하였다. 티타늄(Ti)의 에칭

시간은 플루오르화 수소산(HF)의 농도가 증가함에 따라 일정하게 감소

하게 된다. 따라서 티타늄(Ti)막의 두께에 따라 에천트에 함유되는 플루

오르화 수소산(HF)의 농가가 결정된다.

- 33 -

게이트 전극의 단면도 및 평면도

상기 그림은 1몰(mol)의 과산화수소(H2O2)와, 10%의 아세트산

(CH3COOH) 및 0.3%의 불소(F) 이온이 함유된 본 발명의 실시 예에 따

른 에천트에 의해 일괄 에칭되어 형성된 게이트전극의 단면도 및 평면

도이다. 80sec의 에칭시간과 25℃의 에칭온도 및 스프레이방식에 의해

에칭하였다. 구리(CU)막과 티타늄(Ti)막이 형성된 금속층을 일괄 에칭하

여 TFT의 게이트전극(32)을 형성하기 위한 에천트는 구리(CU)막과 티

타늄(Ti)막의 두께에 따라 에천트에 함유되는 카르복시산(Carboxylic

Acid)과 카르복시산염및 아세틸기(CH3COOH) 중 어느 하나와 과산화수

소(H2O2) 및 불소이온(F-ion) 각각의 농도가 달라질 수 있다.

- 34 -

예를 들어, 즉, 구리(Cu)막 및 티타늄(Ti)막을 에칭하는 각각의 물질이

혼합된 에천트 즉, 0.1몰(mol) 이상의 과산화수소(H2O2)와, 0.5wt% 이상

의 아세트산(CH3COOH)에 의해 2000Å의 구리(Cu)막이 에칭되고, 0.3%

의 불소(F) 이온에 의해 200Å의 티타늄(Ti)막이 에칭되었다.

나. 다마신 공정에서의 구리 제거 및 평탄화를 위한 습식 에칭

특허명 반도체 공정에서 구리 제거 및 평탄화를 위한 습식 에칭

특허권자 노벨러스 시스템즈(USA), 인코포레이티드 (USA)

등록번호 1012278300000

○ 해결하고자 하는 과제

반도체 소자의 제작에 있어, 구리-함유 소자는 통상적으로 다마신 공

정을 이용하여 가공된다. 다마신 공정의 순서는, 우선 포토리소그래피

기법에 의해 깊은 홀 모양의 오목형 다마신 피쳐(damascene feature)의

패턴을 갖는 기판을 형성한다. 그리고 패턴된 기판상에 구리를 전체적

으로 상감 방식(inlay)으로 증착하여, 구리가 오목형 피쳐를 채우고 필

드 구역 위로 초과 부분을 형성할 수 있도록 한다. 이 후, 구리 에천트

로 구리가 초과된 부분을 등방적으로 제거한다. 이러한 습식 에칭 이후

남아 있는 초과 부분과 확산 장벽은 이방성 평탄화 기법(가령, 화학적

기계적 연마(CMP))에 의해 제거하여 표면을 평탄화 시킨다.

본 에칭액은 반도체 제작에 있어서 상기를 포함하는 다수의 공정(가

령, 초과 구리 부분의 부분적 또는 완전한 제거, 구리 표면의 평탄화,

및 구리-충전 다마신 피쳐 내의 오목부 형성)의 구현을 제공한다.

- 35 -

오목한 패턴이 형성된 기판

○ 주요 청구항 요약

본 에천트는 산성 구리의 등방성 제거 에천트이다. 반도체 기판 상의

노출된 구리 구역이, 약 5 내지 12 사이의 pH에서, (ⅰ) 두자리, 세자

리, 및 네자리 착화제로 구성되는 그룹으로부터 선택된 하나 이상의 착

화제; 그리고 (ⅱ) 산화제를 포함하는 습식 에칭 용액에 의해 에칭될

수 있다. 많은 실시예에서, 이러한 에칭은 실질적으로 등방성이고, 구

리 표면에 불용성 종을 가시적으로 형성함이 없이 발생한다. 상기 에칭

은 반도체 제작에 있어서 다수의 공정(가령, 초과 구리 부분의 부분적

또는 완전한 제거, 구리 표면의 평탄화, 및 구리-충전 다마신 피쳐 내

의 오목부 형성)에서 유용하다. 적합한 에칭 용액의 예시에는, 두자리

및 세자리 착화제 각각으로서 디아민(가령, 에틸렌디아민) 및/또는 트리

아민(가령, 디에틸렌트리아민)을 포함하고 산화제로서 과산화수소를 포

함하는 용액이 포함된다. 일부 실시예에서, 에칭 용액은 황산, 아미노

산, 및 카르복시산과 같은 pH 조절제를 추가로 포함한다

적합한 착화제의 예시에는 에틸렌디아민(EDA, H2NCH2CH2NH2), N-메틸에

틸렌디아민(CH3NHCH2CH2NH2), 디에틸렌트리아민(H2NCH2CH2NHCH2CH2NH2),

- 36 -

테트라에틸렌트리아민(H2NCH2CH2NHCH2CH2NHCH2CH2NH2), 및 트리스(2-아

미노에틸)아민(tris(2-aminoethyl)amine(tren,N(CH2CH2NH2)3))이 포함되나 이

에 한정되는 것은 아니다.

산화제의 예시에는 과산화물, 과황산염(persulfate),오존 용액(ozone

solution), 제2철 이온 함유 용액이 포함되며(이에 한정되는 것은 아님),

그 중에서도 과산화수소가 흔히 선호된다. pH 조절제의 예시에는 황산,

글리신, 메탄술폰산, 아세트산, 시트르산, 글리옥실산, 옥살산 등이 포

함된다. 일부 실시예에서, 에칭 용액은 황산, 아미노산, 및 카르복시산

의 혼합물을 포함한다.

○ 에칭 공정

반도체 기판 표면에서 구리-함유 금속을 에칭하는 방법은, 스프레이

노즐을 통해 에칭 용액을 기판 위에 분무하고, 샤워기로부터, 분사 노

즐로부터 용액을 배달하고, 기판을 용액에 담그고(바람직하게는, 교반

동작(agitation)과 함께), 기판을 박막 반응기에서 접촉시키고, 또는 접촉

기술에 의해 회전시킴으로써(단, 이에 한정되는 것은 아님) 기판을 습

식 에칭 용액과 접촉시키는 단계를 포함한다.

일부 실시예에서, 습식 에칭 용액은 약 1000Å/minute 이상의 에칭율

로 약 1 μm 두께 이상의 구리-함유 금속층(가령, 약 5 μm 두께)을

제거하며, 에칭된 층의 표면 거칠기를 사실상 증가시키지 않는다. 일부

실시예에서, 습식 에칭 용액에서, 최적의 등방성 에칭 특성을 얻기 위

하여 산화제가 과잉몰(molar excess) 이용된다. 예를 들어, 산화제 대

착화제의 몰비가 약 2.5:1 이상(가령, 약 3:1 이상)인 에칭 용액이 일부

- 37 -

실시예에서 선호된다.

○ 본 에천트의 성능

제공된 용액은, 실질적으로 표면이 거칠게 되지 않고 불용성 구리 종

(copper species)이 표면상에 가시적으로 형성되지 않게 하면서 많은 양

의 구리-함유 금속을 제거하는데 이용될 수 있다. 따라서 에칭 후 매끄

럽고 반사적인 표면이 형성된다. 또한 일부 실시 예에서, 오목형 및/또

는 돌출형 피쳐를 가진 표면의 등방성 평탄화를 위해 이용될 수 있으

며, 여기서 등방성 에칭은 이러한 피쳐들의 종횡비를 감소시키는 기능

을 할 수 있다. 또한 일부 실시 예에서, 금속 배선의 상부에 존재할 수

있는 구리, 코발트, 또는 니켈에 대해 선택성을 갖는 습식 화학적 에칭

에 의해, 확산 장벽층(가령, 티타늄, 티타늄 질화물, 텅스텐, 텅스텐 질

화물, 탄탈 및 탄탈 질화물로 구성되는 그룹으로부터 선택된 물질)이

제거된다.

라. 크롬 식각용 에천트

특허명 크롬 식각용 에천트

특허권자 주식회사 동진쎄미켐

출원번호 10-2004-0082379

출원일자 2004년 10월 14일

공개번호 10-2006-0033335

위 특허는 세릭 암모늄 나이트레이트 (Ce(NH4)2(NO3)6), 질산(HNO3),

과염소산(HCIO4), Fe(NO3)3을 포함하며 OLED, TFT-LCD, 컬러필터

(Color Filter) 등 평판디스플레이용의 에칭 공정에서 사용되는 크롬

- 38 -

(Chromi㎛, Cr) 식각용 에천트 및 이를 이용한 금속박막의 패턴 형성방

법에 관한 특허이다. 위 특허의 목표는 크롬 식각용 에천트를 이용하여

금속박막의 패턴을 에칭했을 때 잔사 발생현상을 줄이고 경사각이 좋

게하여 우수한 프로파일(Profile)을 갖게 하는데 있다.

기존의 크롬 식각용 에천트는 질산(HNO3), 과염소산(HCIO4) 또는 물

(H2O)을 조성물로 사용하였다. 하지만 그 결과는 에칭을 하였을 때 경

사각이 좋지 않고 불량한 프로파일을 가져 잔사가 발생하는 문제점을

가지고 있었다. 이러한 문제점을 해결하기 위해 위 특허는 세릭 암모늄

나이트레이트, 질산, 과염소산을 사용하며 세릭 암모늄 나이트레이트는

약 8~20%의 중량을 질산은 8~35%, 과염소산은 3~20%중량을 사용하여

에칭 공정시에 발생하는 잔사를 감소시킬 수 있고 프로파일과 테이퍼

각을 비교적 더욱 좋은 품질로 에칭할 수 있다.

다음 은 위 특허의 크롬 식각용 에천트를 통해 에칭 공

정을 거친 후 프로파일을 주사전자현미경으로 관찰한 결과의 그림이다.

특허 ‘크롬 식각용 에천트’ 의 에칭공정 결과9)

9) 특허정보넷 키프리스 특허 공고전문 발췌

- 39 -

라. 구리 또는 구리/티타늄 식각액

특허명 구리 또는 구리/티타늄 식각액

특허권자 엘지.필립스 엘시디 주식회사

출원번호 10-2001-0089324

출원일자 2001년 12월 31일

공개번호 10-2003-0058789

위 특허는 액정표시장치의 TFT(Thin Film Transistor)를 구성하는 게

이트 전극, 소스전극 그리고 드레인 전극용 금속배선의 재료인 구리 또

는 구리/티타늄(Cu/Ti)이중 층(Double layer)의 에칭액에 대한 특허이다.

위 특허는 구리 또는 구리/티타늄 이중 금속층을 식각하기 위해 옥

손, 불산, 불화암모늄 그리고 물로 이루어진 조성에 추가로 환원제 또

는 약산화제와 에칭 시간을 늦추는 에칭속도 완화제로 살리실산 유도

제를 첨가한다. 이를 통해 에칭속도가 급격히 변화하는 것을 억제하여

적합한 테이퍼각(Taper angle)을 이룰 수 있으며 증착 특성을 개선하고

전체적인 에칭속도를 증가하여 생산성의 향상 결과를 이룰 수 있다. 에

칭속도의 증가를 위해 불산 및 불화암모늄 이외에 추가의 불소화합물

을 첨가하여 불산이나 불화암모늄의 증가 없이 유리막의 손상은 최소

로 하면서 에칭속도는 빠르게 할 수 있다. 위 특허의 첨가물은 옥손

(3~5 wt%), 불산(0.1~0.3 wt%), 불화암모늄(0~0.1 wt%)로 이루어지며 에

칭액에 첨가제로서 에칭속도 완화제 및 환원제 또는 약산화제(0.1~1

wt%), 살리실산 유도체(0.01~0.2 wt%) 및 KHF2 (0.1~0.5 wt%)로 이루어

져있다.

- 40 -

마. 등방성 구리 식각을 위한 식각 조성물

특허명 등방성 구리 식각을 위한 식각 조성물

특허권자 노벨러스 시스템즈, 인코포레이티드

출원번호 10-2009-0067246

출원일자 2009년 07월 23일

공개번호 10-2011-0009834

위 특허는 반도체의 구리를 등방성 식각하기 위한 방법에 대한 특

허이다. 구리와 구리 합금은 반도체 제작 분야에서 전도성 재료로 많이

사용되고 있다. 구리는 높은 전기 전도성과 우수한 전기이동 내성으로

알루미늄과 같은 다른 금속들보다 전도체로서 더욱 이상적인 특징을

가지고 있다. 이러한 특징들로 인해 반도체 소자 요소들을 연결하는 전

도 경로(Conducting paths)에는 구리가 많이 사용된다.

구리가 채워진 전도성 경로들의 패턴을 형성하는데 있어 효과적인

구리 에칭 공정이 필요하다. 비등방성 에칭은 구리를 특정한 한 방향으

로 선택적으로 에칭하거나 하나의 유형의 입자 배향으로 선택적으로

에칭 공정을 거친다. 하지만 기존의 이러한 에칭 방법들은 구리표면의

조화(roughening), 피팅(pitting) 및 입자 경계에 따라 구리를 균일하지

않게 제거하는 결과를 초래한다. 이러한 문제점을 해결하기 위해 위 특

허는 구리를 등방성 에칭하기 위한 조성물과 방법에 대한 내용을 제공

한다. 등방성 에칭이란 에칭을 모든 방향에서 최대한 같은 속도로 에칭

을 실시하여 불순물들을 제거하는 것을 말한다. 위 특허에서는 구리를

- 41 -

에칭하기 위해 등방성 에칭기술을 이용하며 블랭킷 코팅된 구리 필름

층을 증착시킨 후에 480 nm의 파장에서 에칭을 하게된다. 다음 는 위 특허에서의 등방성 구리 에칭에 대한 도식적 설명이다.

등방성 구리 에칭의 도식10)

사. 디스플레이 패널 에칭 장치 및 이를 이용한 에칭 방법

특허명 디스플레이 패널 에칭 장치 및 이를 이용한 에칭 방법

특허권자 (주)지엔티

출원번호 10-2013-0032145

출원일자 2013년 03월 26일

공개번호 -

위 특허는 반도체 또는 디스플레이 패널의 제조 공정에서 에칭 방

법과 에칭 장치에 대한 특허이다. 위 특허의 목표는 첫 번째, 진공챔버

내부의 진공상태를 유지한 상태에서 디스플레이 패널 또는 반도체 기

판의 중앙부 에칭 시 발생되는 입자를 효과적으로 외부로 배출할 수

있게하는 것. 두 번째, 진공챔버 내부의 진공상태를 유지한 상태에서,

10) 특허정보넷 키프리스 특허 공고전문 발췌

- 42 -

디스플레이 패널 또는 반도체 기판의 중앙부 에칭 시 발생되는 입자를

효과적으로 외부로 배출할 수 있도록 하는 것이 목표이다.

이와같은 목표를 위 특허에서는 진공챔버의 제1처리실을 형성하는 진

공챔버 내부에 제2처리실을 형성하는 이너챔버를 형성하고, 제1처리실

과 분리된 제2처리실에 디스플레이 패널을 배치하여, 제 2처리실에서

디스플레이 패널을 에칭함으로써 진공챔버 내부의 진공상태를 유지한

상태에서 디스플레이 패널 또는 반도체 기판의 중앙부를 효과적으로

에칭할 수 있게 한다. 또한 이너챔버의 제2처리실과 진공배기부가 서로

연동되어, 에칭 시 발생하는 입자를 진공배기부가 외부로 배출시킴으로

써, 진공챔버 내부의 진공상태를 유지한 상태에서 디스플레이 패널 또

는 반도체 기판의 중앙부 에칭 시 발생되는 입자를 효과적으로 외부로

배출할 수 있게 한다.

디스플레이 패널 에칭 장치 도면11)

- 43 -

특허명 구리 함유 금속막 식각액 조성물 및 이를 이용한 식각방법

특허권자 주식회사 동진쎄미켐

출원번호 10-2010-0106026

출원일자 2010년 10월 28일

공개번호 10-2012-0044630

아. 구리 함유 금속막 식각액 조성물 및 이를 이용한 식각방법

위 특허는 반도체 장치에 사용되는 구리를 포함한 금속막 식각액

조성물 및 이를 이용한 시각방법에 관한 특허이다. 반도체 장치에서 기

판 위에 금속 배선을 하는 공정에서는 기본적으로 스퍼터링에 의해 금

속막을 형성하고 포토레지스트를 도포하고 노광 및 현상 공정을 거친

뒤, 선택적으로 에칭하는 공정을 거치게 된다.

에칭공정에 따른 박막트랜지스터의 주사전자현미경 사진12)

11) 특허정보넷 키프리스 특허 공고전문 발췌

12) 12) 특허정보넷 키프리스 특허 공고전문 발췌

- 44 -

이러한 공정을 거치면서 반도체 장치 내의 금속 배선의 저항은 RC

신호를 지연시키는 원인이 된다. 특히 금속 배선의 저항은

TFT-LCD(Thin Film Transistor Liquid Crystal Display)에서는 패널 크기

증가와 고해상도 기술 실현에 직접적으로 연관이 된다.

이러한 문제점을 극복하기 위해서 다중 금속막이 사용되어 왔으며

그 대표적인 물질은 구리, 티타늄 등이 있다. 위 특허에서는 구리 함유

금속막을 일괄적으로 에칭할 수 있으며 이를 통해 반도체 장치의 생산

수율을 증대시킬 수 있다. 위 특허에서는 구리 함유 금속막에서 몰리브

덴과 티타늄 중 1종 이상을 함유한 다층막을 구리막의 하부막으로 하

며 이와 반대로 배열된 막을 이중막으로 하여 조합한다. 또한, 에칭액

의 조성물에 특정 함량 범위의 불화붕소산을 포함하여 기존의 기술과

비교시 유리 기관의 손상이 없고 누적 처리 매수가 크며, 이를 통해 생

산 수율을 증대 시킬 수 있다.

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제 3 장 Cu Etchant 활용분야

제1절 고집적 PCB

1. PCB 란?

PCB의 모습

PCB는‘인쇄회로기판(통상적인PCB, mother board)’과 ‘패키지용기

판(Package Substrate)’로 크게 분류할 수 있다. 인쇄회로기판과 패키

지용 기판은 각각 ‘Rigid 기판’과 ‘Flexible 기판’, 그리고 ‘특수

기판’으로 분류한다.

- Rigid 기판：층간절연재료가paper 또는glass epoxy

- Flexible기판：절연재료가 폴리이미드(고분자의 일종)

또한 층수에 의하�